專利名稱：多處理器網(wǎng)關(guān)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于多個以數(shù)據(jù)包方式傳輸數(shù)據(jù)的串行總線的多處理 器網(wǎng)關(guān)。
背景技術(shù)：
控制器，傳感器和執(zhí)行元件借助于網(wǎng)絡(luò)或者由通信線路，尤其總 線和相應(yīng)的通信組件組成的通信系統(tǒng)的聯(lián)網(wǎng)，近年在現(xiàn)代汽車制造業(yè) 或機(jī)械制造業(yè)，尤其在機(jī)床領(lǐng)域以及自動化領(lǐng)域迅速增長。通過將功 能分布到多個用戶，尤其控制器，就可以實(shí)現(xiàn)協(xié)同作用。人們稱之為 分布的系統(tǒng)。這種分布的系統(tǒng)或網(wǎng)絡(luò)因此由用戶和連接這些用戶的一 個或者多個總線系統(tǒng)組成。不同的站或者用戶之間的通信因此越來越 多地通過這種通信系統(tǒng)，總線系統(tǒng)或者網(wǎng)絡(luò)進(jìn)行，通過所述通信系統(tǒng)， 總線系統(tǒng)或者網(wǎng)絡(luò)，待傳輸?shù)臄?shù)據(jù)以通知方式傳送。將這種在總線系 統(tǒng)，存取和接收機(jī)構(gòu)上的通信交流以及錯誤處理通過相應(yīng)的協(xié)議進(jìn)行 調(diào)節(jié)，其中各個協(xié)議的名稱常常也同時(shí)被作為網(wǎng)絡(luò)或總線系統(tǒng)本身的 同義詞應(yīng)用。
例如在汽車領(lǐng)域，將CAN總線(Controller Area Network)制定 為協(xié)議。該協(xié)議是一種事件控制協(xié)議，也就是說，協(xié)議的活動性，如 消息的發(fā)送是由起源于通信系統(tǒng)之外的事件觸發(fā)的。進(jìn)入通信系統(tǒng)或 總線系統(tǒng)的唯一通道是由以優(yōu)先權(quán)為基礎(chǔ)的位仲裁開啟的。其前提條 件是，給傳輸?shù)臄?shù)據(jù)以及因此涉及的每個通知賦予優(yōu)先權(quán)。CAN協(xié)議非 常靈活；只要還存在空閑的優(yōu)先權(quán)(信息標(biāo)識符)，那么增加其他的 用戶和通知將不成問題。所有在網(wǎng)絡(luò)中待發(fā)送的具有優(yōu)先權(quán)的通知及 其發(fā)送或接收用戶或者相應(yīng)的通信組件的集合，被存放在列表中，即 所謂的通信陣列中。
作為事件控制的自發(fā)的通信的備選方案，是純時(shí)間控制的方案。 在總線上的所有通信活動都是嚴(yán)格周期性的。協(xié)議活動，如通知的發(fā) 送，只能由適用于整個總線系統(tǒng)的時(shí)間的流逝觸發(fā)。進(jìn)入該介質(zhì)的通 道是以發(fā)送者具有獨(dú)家發(fā)送權(quán)的時(shí)間范圍的分配為基礎(chǔ)的。其中通知 順序通常在運(yùn)行之前已經(jīng)確定。因此制定一個能滿足有關(guān)重復(fù)率，冗余度，截止日期等等通知要求的運(yùn)行時(shí)刻表。人們稱之為所謂總線進(jìn)
度表。這種總線系統(tǒng)例如是TTP/C。
兩個所述總線類型的優(yōu)點(diǎn)在時(shí)間控制的CAN解決方案，即所謂的 TTCAN (Time Triggered Controller Area Network)中得以結(jié)合。該 TTCAN滿足了上述以示意圖表示的對時(shí)間控制的通信的要求以及對某 種程度靈活性的要求。TTCAN通過在所謂的唯一時(shí)間窗中為特定通信用 戶的周期性通知以及在所謂的仲裁時(shí)間窗中為多個通信用戶的自發(fā)通 知構(gòu)建通信循環(huán)來滿足這些。其中TTCAN基本上基于以時(shí)間控制的周 期性通信，該通信由提供主要時(shí)間的用戶或者通信組件(即所謂的時(shí) 間主機(jī))借助于時(shí)間基準(zhǔn)消息提供時(shí)鐘。
FlexRay協(xié)議提供了結(jié)合不同傳輸方式的另一種可能，因此對尤其 被采用在汽車中的快速的，決定性的和容錯的總線系統(tǒng)加以說明。該 協(xié)議按照時(shí)分多址(TDMA Time-Division-Multiple-Access )的方法 工作，其中給用戶或待傳輸?shù)耐ㄖx予固定的時(shí)隙，在所述時(shí)隙中他 們獨(dú)家訪問具有總線的通信線路。同時(shí)使所述時(shí)隙以固定的周期重復(fù)， 從而可以準(zhǔn)確預(yù)報(bào)通知通過總線被傳輸?shù)臅r(shí)刻，并且決定性地實(shí)現(xiàn)總 線訪問。為了優(yōu)化利用總線系統(tǒng)上傳輸通知的帶寬，將該周期細(xì)分為 靜態(tài)的和動態(tài)的部分.其中固定的時(shí)隙位于總線周期開始時(shí)的靜態(tài)部 分。在動態(tài)部分，動態(tài)地安排時(shí)隙。其中獨(dú)家的總線訪問分別只能用 于短時(shí)間。如果沒有訪問，則為下一個用戶釋放訪問。該時(shí)間間隔被 稱為Minislot,在所述Minislot中等待第一個用戶的訪問。
正如剛才所說明的，存在眾多不同的傳輸技術(shù)和因此涉及的總線 系統(tǒng)或網(wǎng)絡(luò)的類型。多到以至于相同或不同類型的多個總線系統(tǒng)必須 互相連接。為此采用總線接口單元，即所謂的網(wǎng)關(guān)。網(wǎng)關(guān)因此可以是 相同或者不同類型的不同總線之間的接口 ，其中網(wǎng)關(guān)將通知從一個總 線傳輸?shù)搅?一個或多個其他的總線。已知的網(wǎng)關(guān)由多個獨(dú)立的通信組 件組成，其中信息的交換是通過每個用戶的處理器接口 (CPU接口)或 者每個通信組件的相應(yīng)的接口組件實(shí)現(xiàn)的。其中該CPU接口由于除了 要傳遞到用戶本身的通知之外的這種數(shù)據(jù)交換而被強(qiáng)烈地加栽，由此 與因此而產(chǎn)生的傳輸結(jié)構(gòu)一起獲得相對低的數(shù)據(jù)傳輸速度。此外存在 對共同的通知存儲器，即所謂的消息存儲器或信息RAM進(jìn)行分配，以 因此補(bǔ)償結(jié)構(gòu)缺陷的集成的通信控制器或者通信組件。當(dāng)然，這種集成的通信組件因而對于數(shù)據(jù)傳輸來說是非常不靈活的，并且尤其規(guī)定 了總線連接的確切數(shù)量并且大部分還必須是相同的總線系統(tǒng)。
圖1示出了按照現(xiàn)有技術(shù)的總線系統(tǒng)。所述總線系統(tǒng)包含多個可
被串行數(shù)據(jù)總線連接的通信組件或通信控制器(cc)。在圖1中示出
的多處理器網(wǎng)關(guān)包含內(nèi)部系統(tǒng)總線或外設(shè)總線，在所述總線上除了通
信組件外，還連接了主CPU ( Host-CPU)和表示第二個處理器的所謂的 網(wǎng)關(guān)單元。多處理器網(wǎng)關(guān)內(nèi)部的通信，根據(jù)主/從原則進(jìn)行，其中通信 組件被作為從單元工作，而主CPU和網(wǎng)關(guān)單元被作為主單元工作。通 信組件在此處被作為從單元，不能自己進(jìn)行數(shù)據(jù)傳輸，而只能響應(yīng)主 機(jī)的要求。
主CPU對各個通信組件CC進(jìn)行配置，檢查和控制。其中CPU讀取 接收到的消息或通知，對它進(jìn)行處理并產(chǎn)生新的消息。此外CPU負(fù)責(zé) 通知的發(fā)送。例如在簡單網(wǎng)關(guān)狀態(tài)下，常常只需要從一個通信組件中 讀取接收到的數(shù)據(jù)，并且寫入一個或多個其他用于發(fā)送的通信組件中。 如果不使用DMA控制器，則主CPU將數(shù)據(jù)逐字地從通信組件傳輸?shù)綌?shù) 據(jù)存儲器RAM或CPU內(nèi)部存儲器中。接著對數(shù)據(jù)進(jìn)行處理并且傳輸?shù)?相應(yīng)的通信組件中。數(shù)據(jù)存儲器RAM除了包含數(shù)據(jù)外，還包含可被CPU 執(zhí)行的程序代碼。在數(shù)據(jù)存儲器RAM中，數(shù)據(jù)例如以便于CPU進(jìn)行進(jìn) 一步處理的通信組件CC的通知對象或消息的形式存放。
通信組件CC被表示為多處理器網(wǎng)關(guān)到各個總線系統(tǒng)，也就是串行 總線的數(shù)據(jù)連接線。在傳統(tǒng)的多處理器網(wǎng)關(guān)上，通信組件分別具有一 個通知或消息存儲器。在消息存儲器中存放了經(jīng)總線接收到的以及將 發(fā)送的消息。其中主CPU可以通過無源接口訪問消息存儲器以及包含 在其中的數(shù)據(jù)對象。
外設(shè)或系統(tǒng)總線被用于相互連接各個部件。在總線主機(jī)的控制下， 將數(shù)據(jù)寫入模塊并且再讀取。網(wǎng)關(guān)單元承擔(dān)了網(wǎng)關(guān)功能的控制。網(wǎng)關(guān) 單元例如可以由控制內(nèi)部消息傳送的協(xié)處理器構(gòu)成。網(wǎng)關(guān)單元被用于 主CPU的卸載。由網(wǎng)關(guān)單元承擔(dān)的網(wǎng)關(guān)功能包含例如消息的處理，比 較和新消息的組合以及消息的發(fā)送。這些功能都由作為總線主機(jī)的網(wǎng) 關(guān)單元執(zhí)行。將系統(tǒng)總線的傳輸帶寬，在兩個主機(jī)單元，也就是網(wǎng)關(guān) 單元和總線主機(jī)之間分配。
還可以根據(jù)主機(jī)的復(fù)雜性和數(shù)量，在外設(shè)或系統(tǒng)總線上采用分級
6的總線系統(tǒng)。
圖2示出具有2個等級的分級的總線系統(tǒng)(Crossbar Interconnection Switches,交叉互聯(lián)開關(guān))。利用總線系統(tǒng)的分級 的結(jié)構(gòu)，可以在圖2所示出的多處理器網(wǎng)關(guān)上同時(shí)進(jìn)行多個內(nèi)部的數(shù) 據(jù)傳輸，只要所述數(shù)據(jù)傳輸不發(fā)生在兩個分級的層之間。在圖2示出 的例子中，分級層1的數(shù)據(jù)傳輸在CPU和外設(shè)模塊之間進(jìn)行，而兩個 通信組件之間的第二數(shù)據(jù)傳輸則在另一個分級層進(jìn)行。
在傳統(tǒng)的多處理器網(wǎng)關(guān)上，將系統(tǒng)總線或分級構(gòu)建的總線系統(tǒng)的 數(shù)據(jù)傳輸帶寬在總線主機(jī)之間分配。同時(shí)采用各種訪問方法。例如給 不同的總線主機(jī)分別分配相同的傳輸帶寬。備選地可以使不同的主機(jī) 單元賦有不同的優(yōu)先權(quán)，其中具有較高優(yōu)先權(quán)的主機(jī)單元，例如主CPU, 在數(shù)據(jù)傳送時(shí)具有優(yōu)先權(quán)。
傳統(tǒng)的多處理器網(wǎng)關(guān)因此具有缺點(diǎn)，即始終有主機(jī)單元必須等待， 直至可以進(jìn)行內(nèi)部的數(shù)據(jù)傳輸為止。如果不同的主機(jī)想同時(shí)訪問共同 的系統(tǒng)總線，則將引起訪問沖突。由此增加了內(nèi)部數(shù)據(jù)傳輸?shù)难舆t時(shí) 間或等待時(shí)間。如果例如網(wǎng)關(guān)單元使用了用于數(shù)據(jù)傳輸?shù)南到y(tǒng)總線， 則在主CPU能夠再次訪問外設(shè)模塊或通信組件或者其他存儲器中的數(shù) 據(jù)之前，自動為主CPU產(chǎn)生等待周期。在主機(jī)進(jìn)行數(shù)據(jù)傳輸時(shí)，其他 的主機(jī)單元因此不能夠訪問外設(shè)模塊。此外在這段等侯時(shí)間期間，主 CPU不能夠進(jìn)行數(shù)據(jù)處理操作。

發(fā)明內(nèi)容
因此本發(fā)明要解決的技術(shù)問題是，創(chuàng)建一種可以使各個主機(jī)沒有 等待時(shí)間地并行傳送數(shù)據(jù)的多處理器網(wǎng)關(guān)。
該技術(shù)問題按照本發(fā)明是由具有權(quán)利要求1所述特征的多處理器 網(wǎng)關(guān)解決的。
本發(fā)明創(chuàng)建了一種具有多個以數(shù)據(jù)包方式傳輸數(shù)據(jù)的串行總線的 多處理器網(wǎng)關(guān)，其中多處理器網(wǎng)關(guān)具有
-多個分別被設(shè)置用于連接串行總線的通信組件， -多個用于處理數(shù)據(jù)的處理器，所述數(shù)據(jù)逐字地被附屬于各個處理 器的內(nèi)部系統(tǒng)總線在處理器和通信組件之間傳輸，其中將多處理器網(wǎng) 關(guān)的內(nèi)部系統(tǒng)總線連接到對于每個系統(tǒng)總線分別具有附屬接口單元的 通信組件上，同時(shí)每個處理器通過其附屬的系統(tǒng)總線和通信組件上附屬于系統(tǒng)總線的接口單元，與其他處理器無關(guān)地和連接到通信組件上 的串行總線沒有等待時(shí)間地交換數(shù)據(jù)。
在按照本發(fā)明的多處理器網(wǎng)關(guān)的優(yōu)選實(shí)施形式上，每個通信組件
具有
-連接到串行總線上的通信協(xié)議單元，用于在分別由多個數(shù)據(jù)字組 成的數(shù)據(jù)包和消息之間進(jìn)行轉(zhuǎn)換，
-消息中繼傳輸單元，用于在至少一個消息存儲器和通信協(xié)議單元 以及緩沖存儲器之間中繼傳輸消息，
-多個分別連接到多處理器網(wǎng)關(guān)的附屬系統(tǒng)總線上的接口單元，
其中每個接口單元與至少一個暫存消息的附屬緩沖存儲器連接， 而且將數(shù)據(jù)字通過多個系統(tǒng)總線及其附屬的接口單元，同時(shí)地沒有等 待時(shí)間地傳入和傳出接口單元的緩沖存儲器。
在按照本發(fā)明的多處理器網(wǎng)關(guān)的實(shí)施形式上，所述串行總線是以 太網(wǎng)總線。
在按照本發(fā)明的多處理器網(wǎng)關(guān)的進(jìn)一步實(shí)施形式上，所述串行總 線是現(xiàn)場總線。
在按照本發(fā)明的多處理器網(wǎng)關(guān)的備選實(shí)施形式上，所述現(xiàn)場總線 是CAN總線。
在按照本發(fā)明的多處理器網(wǎng)關(guān)的進(jìn)一步實(shí)施形式上，所述現(xiàn)場總 線是FlexRay總線。
在按照本發(fā)明的多處理器網(wǎng)關(guān)的進(jìn)一步實(shí)施形式上，所述現(xiàn)場總 線是M0ST總線。
在按照本發(fā)明的多處理器網(wǎng)關(guān)的進(jìn)一步實(shí)施形式上，所述現(xiàn)場總 線是LIN總線。
在按照本發(fā)明的多處理器網(wǎng)關(guān)的實(shí)施形式上，將每個處理器構(gòu)成 其附屬系統(tǒng)總線的總線主機(jī)(Bus-Master)。
在按照本發(fā)明的多處理器網(wǎng)關(guān)的進(jìn)一步實(shí)施形式上，將通信組件 構(gòu)成系統(tǒng)總線的從單元。
在按照本發(fā)明的多處理器網(wǎng)關(guān)的實(shí)施形式上，每個系統(tǒng)總線具有 數(shù)據(jù)總線，地址總線和控制總線。
在按照本發(fā)明的多處理器網(wǎng)關(guān)的實(shí)施形式上，將連接到系統(tǒng)總線 上的數(shù)據(jù)處理單元設(shè)計(jì)為用于控制連接到通信組件上的串行總線之間數(shù)據(jù)傳送的處理器。
在進(jìn)一步實(shí)施形式上，將連接到系統(tǒng)總線上的數(shù)據(jù)處理單元實(shí)施 為用于控制連接到通信組件上的串行總線之間數(shù)據(jù)傳送的協(xié)處理器。
在備選實(shí)施形式上，將連接到系統(tǒng)總線上的數(shù)據(jù)處理單元實(shí)施為
用于控制連接到通信組件上的串行總線之間數(shù)據(jù)傳送的FSM。


接下來借助于用于闡述本發(fā)明主要特征的附圖，對按照本發(fā)明" 多處理器網(wǎng)關(guān)的優(yōu)選實(shí)施形式加以^L明。 附圖中
圖1:示出按照現(xiàn)有技術(shù)的網(wǎng)關(guān)； 圖2:示出按照現(xiàn)有技術(shù)的具有分級系統(tǒng)總線的網(wǎng)關(guān)； 圖3:示出按照本發(fā)明的多處理器網(wǎng)關(guān)的實(shí)施形式； 圖4:示出包含在按照本發(fā)明的多處理器網(wǎng)關(guān)中的通信組件的可能 實(shí)施形式的框圖。
具體實(shí)施例方式
如在圖3中可以辨別的那樣，按照本發(fā)明的多處理器網(wǎng)關(guān)1具有 多個通信組件2-l， 2-2， 2-n。設(shè)定每個通信組件2-i分別用于連接串 行總線3-i。多處理器網(wǎng)關(guān)1包含多個對數(shù)據(jù)進(jìn)行處理的處理器4-i。 在圖3示出的實(shí)施形式中，第一處理器4-1構(gòu)成在串行總線3-i之間 協(xié)調(diào)消息傳送的網(wǎng)關(guān)單元。另一個處理器4-2包含CPU(Central Processing Unit)和數(shù)據(jù)及指令存儲器RAM。按照本發(fā)明的多處理器 網(wǎng)關(guān)1的每個處理器4-1， 4-2都具有附屬的內(nèi)部系統(tǒng)總線。在圖3示 出的實(shí)施形式中，網(wǎng)關(guān)單元4-1具有系統(tǒng)總線5-1，而處理器4-2具有 系統(tǒng)總線5-2。在網(wǎng)關(guān)單元1對總線3-i之間的消息傳送進(jìn)行協(xié)調(diào)期間， 實(shí)際的數(shù)據(jù)處理由處理器4-2的主CPU進(jìn)行。兩個系統(tǒng)總線5-l， 5-2 在實(shí)施形式中包含地址總線，數(shù)據(jù)總線和控制總線。網(wǎng)關(guān)單元1通過 網(wǎng)關(guān)接口與系統(tǒng)總線5-1連接，并通過CPU接口與系統(tǒng)總線5-2連接。 處理器4-2的主CPU通過CPU接口與系統(tǒng)總線5-2連接。將網(wǎng)關(guān)單元 4-1和數(shù)據(jù)處理處理器4-2作為它們各自系統(tǒng)總線的總線主機(jī)工作。通 信組件2被作為從單元工作，并且在圖3示出的實(shí)施形式中與兩個系 統(tǒng)總線通過附屬的接口單元連接。在多處理器網(wǎng)關(guān)1中采用的系統(tǒng)總 線5-i的數(shù)量與主機(jī)單元4-i的數(shù)量一致。在按照本發(fā)明的多處理器網(wǎng)關(guān)1的進(jìn)一步實(shí)施形式中，也可以設(shè)置多于兩個的主機(jī)單元，其中
使每個主機(jī)單元包含一個附屬的系統(tǒng)總線5-l。按照本發(fā)明的多處理器 網(wǎng)關(guān)1因此具有多個聯(lián)網(wǎng)的方案。
圖4示出在按照本發(fā)明的多處理器網(wǎng)關(guān)1中所采用的通信組件2-i 的可能的實(shí)施形式。所述通信組件2具有網(wǎng)關(guān)接口 2A和用戶接口 2B。 網(wǎng)關(guān)接口 2A構(gòu)成通信組件2到網(wǎng)關(guān)單元4-1的系統(tǒng)總線5-1的接口。 用戶接口 2B構(gòu)成通信組件2與數(shù)據(jù)處理單元4-2的系統(tǒng)總線5-2的接 口 。此外通信組件還包含連接到串行總線3上的通信協(xié)議單元2C，所 述通信協(xié)議單元2C被用于在通過串行總線傳輸?shù)臄?shù)據(jù)包DP和分別由 一個或多個數(shù)據(jù)字DW組成的消息之間進(jìn)行轉(zhuǎn)換。
通信組件2-i此外還包含在至少一個消息存儲器2E和通信協(xié)議單 元2C之間中繼傳輸消息的消息中繼傳輸單元2D。除此之外，消息中繼 傳輸單元2D也被用于在消息存儲器2E，通信協(xié)議單元2C以及緩沖存 儲器2F，2G之間中繼傳輸消息。每個接口單元2A，2B分別具有至少一 個附屬的緩沖存儲器。在圖4示出的實(shí)施形式中，網(wǎng)關(guān)單元2A具有緩 沖存儲器2F，而用戶接口 2B具有緩沖存儲器2G。緩沖存儲器被用來 暫時(shí)保存信息。在內(nèi)部，緩沖存儲器2F，2G和消息中繼傳輸單元2D之 間的消息通過數(shù)據(jù)連接線2H傳輸。通信單元2是主機(jī)網(wǎng)關(guān)1到附屬串 行總線3-i的連接體。所述串行總線3-i可以例如是以太網(wǎng)總線或現(xiàn) 場總線。同時(shí)所述現(xiàn)場總線可以是CAN總線，F(xiàn)lexRay總線，MOST總 線或LIN總線。
在按照本發(fā)明的多處理器網(wǎng)關(guān)1的實(shí)施形式中，將每個處理器4-i 構(gòu)成其附屬系統(tǒng)總線5-i的總線主機(jī)。在備選的實(shí)施形式中，可以使 每個系統(tǒng)總線5-i具有多于一個的總線主機(jī)4-i。通信組件2的接口單 元的數(shù)量優(yōu)選與在多處理器網(wǎng)關(guān)1中所采用的系統(tǒng)總線5-i的數(shù)量一 致。在圖4所示出的實(shí)施形式中，通信組件2-i具有兩個接口單元2A， 2B 以及各自附屬的緩沖存儲器2F，2G?？梢詫?shù)據(jù)通過兩個接口單元 2A， 2B并行地寫入通信組件模塊，或者并行地從通信組件模塊中讀取。 數(shù)據(jù)的仲裁，在按照本發(fā)明的多處理器網(wǎng)關(guān)1上，是在通信組件2內(nèi) 部進(jìn)行。在通信組件上，通過網(wǎng)關(guān)接口 2A連接到系統(tǒng)總線5-1上的緩 沖存儲器2F，被用于在網(wǎng)關(guān)單元4-1的網(wǎng)關(guān)操作內(nèi)部進(jìn)行數(shù)據(jù)傳輸， 而主CPU4-2并未受到影響?？偩€主機(jī)由網(wǎng)關(guān)單元4-1構(gòu)成的網(wǎng)關(guān)總線或者系統(tǒng)總線5-l，像總線主機(jī)由處理器4-2構(gòu)成的CPU總線或系統(tǒng)總 線5-2那樣，被用于內(nèi)部的數(shù)據(jù)傳輸或者兩個通信組件2-i之間的數(shù) 據(jù)傳送。內(nèi)部的數(shù)據(jù)傳送在按照本發(fā)明的多處理器網(wǎng)關(guān)上通過各個系 統(tǒng)總線5-i的數(shù)據(jù)線逐字地進(jìn)行。同時(shí)將數(shù)據(jù)并行地通過構(gòu)成系統(tǒng)總 線5-i —部分的數(shù)據(jù)總線的數(shù)據(jù)線傳輸，其中字寬度與各個數(shù)據(jù)總線 的總線寬度一致。在逐字地進(jìn)行內(nèi)部數(shù)據(jù)傳輸期間，將數(shù)據(jù)通過外部 的串行數(shù)據(jù)總線3-i以數(shù)據(jù)包的方式傳輸，其中每個數(shù)據(jù)包DP包含其 本身的標(biāo)題或管理數(shù)據(jù)和有效載荷或有效數(shù)據(jù)。分別在通信組件2-i 中包含的通信協(xié)議單元2C實(shí)施數(shù)據(jù)包DP和消息MSG之間的轉(zhuǎn)換，其 中每個信息MSG分別由一個或多個數(shù)據(jù)字DW組成。如果通信協(xié)議單元 2C接收到數(shù)據(jù)包DP，則將該數(shù)據(jù)包轉(zhuǎn)換成內(nèi)部的消息MSG,并且例如 暫存在消息緩沖存儲器2E中。接著將消息MSG的數(shù)據(jù)字DW通過消息 中繼傳輸單元2D傳輸?shù)骄彌_存儲器2F， 2G中。緩沖存儲器的存儲容量 在可能的實(shí)施形式中分別相當(dāng)于至少一個數(shù)據(jù)字DW的字寬度。數(shù)據(jù)字 DW通過系統(tǒng)總線5-i及其附屬接口單元傳出和傳入緩沖存儲器2F，2G 是同時(shí)進(jìn)行而沒有等待時(shí)間的。
在可能的實(shí)施形式中，使多處理器網(wǎng)關(guān)1的各種系統(tǒng)總線5-1， 5-2 不同地被構(gòu)建。如網(wǎng)關(guān)總線5-1使用得當(dāng)，可以例如將該系統(tǒng)總線構(gòu) 建為最小化。系統(tǒng)總線5-1或網(wǎng)關(guān)總線5-1于是只有最小的地址和數(shù) 據(jù)寬度以及少量的控制線。
按照本發(fā)明的多處理器網(wǎng)關(guān)1的優(yōu)越性在于，減小了 CPU系統(tǒng)總 線5-2的負(fù)載，因?yàn)橛糜谠谶B接串行數(shù)據(jù)總線3-i的第一通信組件2-i 和連接串行總線3-j的第二通信組件2-j之間傳輸數(shù)據(jù)的數(shù)據(jù)傳送， 是通過分開的網(wǎng)關(guān)總線5-1實(shí)現(xiàn)的。由此使處理器4-2的主CPU能夠 無延時(shí)地或沒有等待時(shí)間地工作，并且可以以簡單的方式預(yù)見多處理 器網(wǎng)關(guān)1的每一次反映，也就是說，這種反映與由各個串行總線3-i 的外部數(shù)據(jù)流形成的負(fù)載無關(guān)。在按照本發(fā)明的多處理器網(wǎng)關(guān)1上， 用于通信組件2之間數(shù)據(jù)傳送的延遲時(shí)間最短，并且因此使用于兩個 外部串行總線系統(tǒng)，例如CAN現(xiàn)場總線和FlexRay現(xiàn)場總線之間消息 傳輸?shù)难舆t時(shí)間最短。
權(quán)利要求
1. 一種多處理器網(wǎng)關(guān)，用于多個以數(shù)據(jù)包方式傳輸數(shù)據(jù)的串行總線(3)，其中多處理器網(wǎng)關(guān)(1)具有多個分別被設(shè)置用于連接串行總線(3)的通信組件(2)；多個用于處理數(shù)據(jù)的處理器(4)，所述數(shù)據(jù)被逐字地通過附屬于各個處理器(4)的內(nèi)部系統(tǒng)總線(5)在處理器(4)和通信組件(3)之間傳輸；其中將多處理器網(wǎng)關(guān)(1)的內(nèi)部系統(tǒng)總線(5)連接到通信組件(2)上，所述通信組件(2)對于每個系統(tǒng)總線(5)分別具有附屬的接口單元(2A，2B)；其中每個處理器(4)通過其附屬的系統(tǒng)總線(5)和通信組件(2)上附屬于系統(tǒng)總線的接口單元，與其他處理器無關(guān)地和連接到通信組件(2)上的串行總線(3)沒有等待時(shí)間地交換數(shù)據(jù)。
2. 如權(quán)利要求1所述的多處理器網(wǎng)關(guān)，其中每個通信組件(2)具有(al)連接到串行總線(3 )上的通信協(xié)議單元(2C )，用于在數(shù) 據(jù)包(DP)和分別由多個數(shù)據(jù)字(DW)組成的消息(MSG)之間進(jìn)行轉(zhuǎn) 換；U2 )消息中繼傳輸單元(2D )，用于在至少一個消息存儲器(2E ) 和通信協(xié)議單元(2C)以及緩沖存儲器(2F，2G)之間中繼傳輸消息 (SMG )(a3)多個分別連接到多處理器網(wǎng)關(guān)(1)的附屬系統(tǒng)總線(5-1， 5-2)上的接口單元(2A，2B);(a4)其中每個接口單元(2A， 2B)與至少一個暫存消息的附屬緩 沖存儲器(2F,2G)連接，同時(shí)將數(shù)據(jù)字(DW)通過多個系統(tǒng)總線(5-1， 5-2)及其附屬的接口單元(2A，2B)同時(shí)沒有等待時(shí)間地傳出和傳入 接口單元的緩沖存儲器(2F，2G)。
3. 如權(quán)利要求1所述的多處理器網(wǎng)關(guān)，其中所述串行總線(3)是 以太網(wǎng)總線。
4. 如權(quán)利要求1所述的多處理器網(wǎng)關(guān)，其中所述串行總線(3)是 現(xiàn)場總線。
5. 如權(quán)利要求3所述的多處理器網(wǎng)關(guān)，其中所述現(xiàn)場總線是CAN 總線。
6. 如權(quán)利要求4所述的多處理器網(wǎng)關(guān)，其中所述現(xiàn)場總線是 FlexRay總線。
7. 如權(quán)利要求4所述的多處理器網(wǎng)關(guān)，其中所述現(xiàn)場總線是MOST 總線。
8. 如權(quán)利要求4所述的多處理器網(wǎng)關(guān)，其中所述現(xiàn)場總線是LIN 總線。
9. 如權(quán)利要求1所述的多處理器網(wǎng)關(guān)，其中每個處理器(4)構(gòu)成 其附屬系統(tǒng)總線(5)的總線主機(jī)。
10. 如權(quán)利要求1所述的多處理器網(wǎng)關(guān)，其中通信組件(2)構(gòu)成 系統(tǒng)總線(5)的從單元。
11. 如權(quán)利要求1所述的多處理器網(wǎng)關(guān)，其中每個系統(tǒng)總線(5) 具有數(shù)據(jù)總線，地址總線和控制總線。
12. 如權(quán)利要求1所述的多處理器網(wǎng)關(guān)，其中將連接到系統(tǒng)總線(5 ) 上的處理單元(4-1)構(gòu)建為控制連接到通信組件(2)上的串行總線(3)之間數(shù)據(jù)傳送的處理器。
13. 如權(quán)利要求l所述的多處理器網(wǎng)關(guān)，其中將連接到系統(tǒng)總線(5 ) 上的處理單元(4-1)構(gòu)建為控制連接到通信組件(2)上的串行總線(3)之間數(shù)據(jù)傳送的協(xié)處理器。
14. 如權(quán)利要求1所述的多處理器網(wǎng)關(guān)，其中將連接到系統(tǒng)總線(5 ) 上的處理單元(4-1)構(gòu)建為控制連接到通信組件(2)上的串行總線(3)之間數(shù)據(jù)傳送的FSM。
全文摘要
用于多個以數(shù)據(jù)包方式傳輸數(shù)據(jù)的串行總線(3)的多處理器網(wǎng)關(guān)，其中多處理器網(wǎng)關(guān)(1)具有多個分別被設(shè)置用于連接串行總線(3)的通信組件(2)，多個對被逐字地通過附屬于各個處理器(4)的內(nèi)部系統(tǒng)總線(5)在處理器(4)和通信組件(3)之間傳輸?shù)臄?shù)據(jù)進(jìn)行處理的處理器(4)，其中將多處理器網(wǎng)關(guān)(1)的內(nèi)部系統(tǒng)總線(5)連接到通信組件(2)上，所述通信組件(2)對于每個系統(tǒng)總線(5)分別具有附屬的接口單元，同時(shí)每個處理器(4)通過通信組件(2)上其附屬的系統(tǒng)總線(5)和附屬于系統(tǒng)總線的接口單元，與其它處理器(4)無關(guān)地和連接到通信組件(2)上的串行總線(3)沒有等待時(shí)間地交換數(shù)據(jù)。
文檔編號G06F13/40GK101449253SQ200780018647
公開日2009年6月3日 申請日期2007年4月17日 優(yōu)先權(quán)日2006年5月24日
發(fā)明者J·陶布, M·伊勒, S·布利克, T·洛倫茨 申請人:羅伯特.博世有限公司