專利名稱：存儲器控制電路、存儲器控制方法和集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于對具有用于防止信號反射的終端部件的存 儲器進(jìn)行控制的存儲器控制設(shè)備、存儲器控制方法和集成電路。
背景技術(shù)：
在包括半導(dǎo)體存儲器的系統(tǒng)中，半導(dǎo)體存儲器的裝置或者 存儲器模塊被布置在印刷電路板上，并且通過傳輸電信號來交 換命令和數(shù)據(jù)。在傳輸電信號的傳輸路徑中，在例如數(shù)據(jù)總線 和存儲裝置的連接點處的阻抗改變。結(jié)果，信號反射生成了電 噪聲，而這使得信號質(zhì)量劣化。
近來，處理器和LSI(大規(guī)模集成電路)的內(nèi)部工作頻率已迅 速地增大，且存儲裝置之間的數(shù)據(jù)傳送率已相應(yīng)地提高。然而， 上述由電噪聲引起的信號質(zhì)量劣化是干擾存儲裝置和IC芯片之 間的高速數(shù)據(jù)傳送的大因素。為了處理這種電噪聲，通過將終 端電阻器附接到在例如DDR-SDRAM中印刷電路板上的傳輸路 徑的末端，來減少信號反射的影響。
然而，當(dāng)在同一傳輸路徑中安裝有多個存儲裝置時，到要 訪問的存儲裝置的電信號受到來自不將訪問的存儲裝置的信號 反射的影響。因此，上述在傳輸路徑的末端的終端電阻器無法 一個一 個地減少信號反射的影響，而這使得高速數(shù)據(jù)傳送困難。 因此，需要更精確的反射信號處理以實現(xiàn)更快的數(shù)據(jù)傳送。
為了執(zhí)行更精確的反射信號處理，在例如DDR2-SDRAM中 實現(xiàn)了片內(nèi)終端(on-die termination , 以下稱為ODT)。 在 DDR2-SDRAM中，存儲裝置包括終端電阻器，并且可以通過 ODT控制信號來接通和關(guān)斷每個存儲裝置的終端電阻器。圖7是用于描述在DDR2-SDRAM中ODT的布置的圖。 在存儲裝置703中，在片上安裝有用于數(shù)據(jù)信號和數(shù)據(jù)選通 信號(strobe signal)的終端電阻器Rt 701。通過經(jīng)由外部ODT控 制信號302接通和關(guān)斷開關(guān)702，來接通和關(guān)斷終端電阻器Rt 701。
圖4是用于說明數(shù)據(jù)總線中數(shù)據(jù)和O D T控制信號之間的關(guān) 系的圖。
當(dāng)ODT控制信號(ODT)3 02被接通(為高電平)時，在從在存 儲器時鐘CLK的前(上升)沿上的定時401開始過去了 tAOND之 后的定時402接通開關(guān)702 ，其中在定時401處檢測到ODT控制信 號302被接通。因此，終端電阻器Rt701被連接，并且使得該電 阻器的終端有效(接通)(403)。
然后，在從CLK上升沿的定時404開始過去了 tAOFD之后的 定時405關(guān)斷開關(guān)702,其中在定時404處檢測到ODT控制信號的 關(guān)斷。結(jié)果，終端電阻器Rt 701被打開，并且該終端被設(shè)置為 關(guān)斷。在當(dāng)前市售的DDR2-SDRAM中，時間tAOND通常等于兩 個存儲器時鐘周期，而tAOFD通常等于2.5個存儲器時鐘周期。
當(dāng)使用如上所述的DDR2-SDRAM時，即使在同 一傳輸路徑 中安裝有多個存儲裝置，也可以減少信號反射的影響。即，通 過接通(連接)不將訪問的存儲裝置的終端電阻器，可以抑制在 要訪問的存儲裝置上的信號反射的影響。這使得更快的數(shù)據(jù)傳 送成為可能。
專利參考文獻(xiàn)l討論了與存儲裝置的ODT和通過ODT獲得 的信號完整性的改善相關(guān)的技術(shù)。專利參考文獻(xiàn)l:日本專利特 開2003-345735。

發(fā)明內(nèi)容
5本發(fā)明要解決的問題
釆用DDR2-SDRAM的存儲器具有可以通過接通ODT來改 善信號質(zhì)量的優(yōu)點，但也具有當(dāng)在多個存儲裝置中接通ODT時 存儲裝置的功耗增大的缺點。
本發(fā)明的目的是提供一種存儲器系統(tǒng)，其具有高的信號質(zhì) 量并且能夠減少功耗。
本發(fā)明的特征在于，提供 一 種存儲器控制設(shè)備和存儲器控 制方法，其能夠精確地控制形成在存儲器中的終端電路以防止 信號反射。
解決問題的手段
為了實現(xiàn)上述目的，根據(jù)本發(fā)明的一個方面的一種存儲器
控制設(shè)備具有下面的布置。即，
一種存儲器控制設(shè)備，用于控制各自包括用于防止信號反
射的終端部件的多個存儲器，所述存儲器控制設(shè)備包括 驅(qū)動部件，用于驅(qū)動所述終端部件；以及 選擇部件，用于根據(jù)要訪問的存儲器，從除了該要訪問的
存儲器之外的存儲器中，選擇終端部件的驅(qū)動要被抑制的至少
一個存儲器。
為了實現(xiàn)上述目的，根據(jù)本發(fā)明的一個方面的一種存儲器 控制設(shè)備具有下述布置。即，
一種存儲器控制設(shè)備，用于控制包括用于防止信號反射的 終端部件的存儲器，所述存儲器控制設(shè)備包括
驅(qū)動部件，用于驅(qū)動所述終端部件；以及
選擇部件，用于根據(jù)對所述存儲器的訪問是否是讀訪問和 寫訪問之一 ，來選擇是否驅(qū)動所述存儲器的所述終端部件。
為了實現(xiàn)上述目的，根據(jù)本發(fā)明的一種存儲器控制方法具 有下述布置。即，一種存儲器控制方法，用于控制各自包括用于防止信號反
射的終端電路的多個存儲器，所述存儲器控制方法包括
選擇步驟，用于根據(jù)要訪問的存儲器，從除了該要訪問的 存儲器之外的存儲器中，選擇終端電路的驅(qū)動要被抑制的至少 一個存儲器；以及
為了實現(xiàn)上述目的，根據(jù)本發(fā)明的一個方面的一種存儲器 控制方法具有下述布置。即
一種存儲器控制方法，用于控制包括用于防止信號反射的 終端電路的存儲器，所述存儲器控制方法包括
選擇步驟，用于根據(jù)對所述存儲器的訪問是否是讀訪問和 寫訪問之一，來選擇是否驅(qū)動所述存儲器的終端電路；以及
驅(qū)動所選擇的要驅(qū)動的所述存儲器的終端電路。
本發(fā)明的效果
根據(jù)本發(fā)明，可以精確地控制形成在存儲器中的終端電路， 以防止信號反射。
通過下面結(jié)合附圖進(jìn)行說明，本發(fā)明的其他特征和優(yōu)點將 變得清楚。注意，在附圖中，相同的附圖標(biāo)記表示相同或者類 似的部分。


包含在說明書中并且構(gòu)成說明書的 一部分的附圖示出了本 發(fā)明的實施例，并且與說明書一起用于說明本發(fā)明的原理。
圖l是用于說明根據(jù)實施例的存儲器控制電路的布置的框
圖2是用于示出在實施例中，在多個存儲裝置和安裝有存儲 器控制電路的LSI之間的連接的概念圖；圖3是用于說明在根據(jù)實施例的存儲器控制電路和存儲裝 置之間的信號連接的圖4是用于說明在數(shù)據(jù)總線中數(shù)據(jù)和ODT控制信號之間的 關(guān)系的圖5是用于示出根據(jù)實施例的ODT控制寄存器的布置和控 制寄存器的設(shè)置值的示例的圖6是示出在設(shè)置了圖5所示值的情況下，在對存儲裝置2 的讀訪問之后發(fā)起(assert)對存儲裝置l的寫訪問時，在與ODT 控制電路相關(guān)的信號和ODT控制信號之間的關(guān)系的圖；以及
圖7是示出DDR2-SDRAM中ODT的布置的圖。
具體實施例方式
下面，參考附圖來詳細(xì)說明本發(fā)明的實施例。注意，下面 的實施例不限制根據(jù)權(quán)利要求的范圍的本發(fā)明，并且對于本發(fā) 明的解決手段，在本實施例中說明的特征的所有組合不都是必 要的。
圖2是示出在實施例中在存儲裝置和安裝有存儲器控制電 路的LSI之間的連接的概念圖。
該系統(tǒng)具有安裝在LSI 201上的存儲器控制電路202,以及 存儲裝置0 3(203 206)。假定可連接到LSI 201的存儲裝置的最 大數(shù)量是4。通過命令信號301、 ODT控制信號302和用于傳送數(shù) 據(jù)和數(shù)據(jù)選通的數(shù)據(jù)總線303來連接存儲器控制電路202和存儲 裝置203 206,命令信號301用于傳輸例如地址、命令和芯片選 擇信號。
圖3是示出說明在該實施例中，在存儲器控制電路202和存 儲裝置203 306之間的信號連接的圖。
包括在信號301中的存儲體地址(bank address)BA、地址A、
8行地址選通RAS弁、列地址選通CASl寫使能WE弁和數(shù)據(jù)掩碼 (data mask) DQM的信號被共同分發(fā)到存儲裝置203 206。
另一方面，用于選擇存儲裝置的芯片選擇信號CS0、 CS1、 CS2和CS3以及用于控制存儲裝置的ODT的ODT控制信號302 (ODT0、 0DT1、 ODT2和ODT3)獨立地連接到存儲裝置203 206。 注意，#表示負(fù)邏輯(低真)信號。除了用于存儲裝置203 206的 ODT控制信號之外，ODT控制信號302還包括用于LSI 201自身 的控制信號(ODT),其中在LSI 201上安裝有存儲器控制電路 202。
注意，在該實施例中，如圖4中所示，ODT控制信號(ODT) 輸出到LSI 201自身的定時與存儲裝置的控制定時相同。然而， 即使存儲裝置和LSI的控制定時不同，也可以獨立地控制這些定 時。所有這些信號是從存儲器控制電路202向存儲裝置201 206 傳輸?shù)膯蜗蛐盘枴?br> 另外，存在用于在存儲器控制電路202和存儲裝置203 206 之間的雙向信號的數(shù)據(jù)總線303,并且數(shù)據(jù)總線303包括數(shù)據(jù)信 號DQ和數(shù)據(jù)選通信號DQS。
存儲器控制電路2 0 2可以通過控制這些信號來向存儲裝置 203 206和從存儲裝置203 206傳送數(shù)據(jù)。
下面參考圖1來說明根據(jù)該實施例的存儲器控制電路202中 的ODT控制。
圖l是用于說明根據(jù)該實施例的存儲器控制電路202的布置 的框圖。
根據(jù)該實施例的存儲器控制電路2 02具有存儲器數(shù)據(jù)控制 器IOI、存儲器命令控制器102、總線接口 103和ODT控制電路 112。
當(dāng)從諸如CPU的總線主控器(未示出)接收到存儲器訪問請求時，總線接口 103向存儲器命令控制器102傳送要訪問的地址 和讀/寫類型等?？偩€接口 103還與存儲器數(shù)據(jù)控制器101交換要 寫入存儲裝置的數(shù)據(jù)和從存儲裝置讀出的數(shù)據(jù)。存儲器數(shù)據(jù)控 制器101與總線接口 103交換數(shù)據(jù)，并且還基于來自存儲器命令 控制器102的定時信號115與存儲裝置交換數(shù)據(jù)。
存儲器命令控制器102基于從總線接口 103接收到的存儲器 訪問請求中所包含的地址和讀/寫類型，形成對存儲裝置的訪問 命令。另外，存儲器命令控制器102通過控制在存儲器總線側(cè)上 的定時，來控制信號301。
另外，響應(yīng)于自身發(fā)出的存儲器命令，存儲器命令控制器 102計算在數(shù)據(jù)總線303上驅(qū)動數(shù)據(jù)的定時。根據(jù)該定時，存儲 器命令控制器102發(fā)起ODT使能信號110， ODT使能信號110用于 指定ODT控制信號302的驅(qū)動。對ODT使能信號110進(jìn)行控制， 以使得當(dāng)在數(shù)據(jù)總線303上輸出數(shù)據(jù)時，使向存儲裝置203~206 發(fā)起的ODT控制信號302有效。即，當(dāng)向數(shù)據(jù)總線303輸出數(shù)據(jù) 時，控制ODT使能信號110,以使得在比數(shù)據(jù)有效提前時間 tAOND(圖4)處接通ODT控制信號(為高電平)。當(dāng)終止向數(shù)據(jù)總 線303輸出數(shù)據(jù)時，控制ODT使能信號llO，以使得在比數(shù)據(jù)總 線上數(shù)據(jù)不有效的定時提前時間tAOFD處關(guān)斷ODT控制信號。
以這種方式，如下所述，由ODT控制電路112生成的0DT 控制信號302 ，在相對于ODT使能信號110的輸出被延遲最大一 個時鐘周期之后，經(jīng)由觸發(fā)器116被輸出。因此，對從存儲器命 令控制器102發(fā)起的ODT使能信號110進(jìn)行控制，以使得在比數(shù) 據(jù)總線303的數(shù)據(jù)驅(qū)動4是前通過向tAOND和tAOFD均加上最大 一個周期而獲得的周期處，將ODT使能信號改變?yōu)楦唠娖?。?儲器命令控制器102在發(fā)起ODT使能信號110的同時，發(fā)起ODT 方向信號109和ODT裝置信號108 。 ODT方向信號109表示要被驅(qū)動到數(shù)據(jù)總線303的數(shù)據(jù)的讀/寫類型，并且ODT裝置信號108 表示作為要被驅(qū)動到數(shù)據(jù)總線303的數(shù)據(jù)的目標(biāo)的存儲裝置。
ODT裝置信號108 、 ODT方向信號109和ODT使能信號110 被傳送到ODT控制電路112,由此確定在ODT控制電路112內(nèi)部 要輸出的ODT控制信號302。注意，在該實施例中，ODT方向信 號109在數(shù)據(jù)讀中被設(shè)置為低電平，并且在數(shù)據(jù)寫中被設(shè)置為高 電平。
現(xiàn)在將說明ODT控制電路112的布置和操作。
ODT控制電路112包括ODT控制寄存器104和105;以及邏 輯電路，用于生成用于每個存儲裝置的ODT控制信號302。 ODT 控制寄存器104存儲用于在存儲裝置中寫數(shù)據(jù)時對控制ODT進(jìn) 行控制的數(shù)據(jù)。ODT控制寄存器105存儲用于在從存儲裝置讀出 數(shù)據(jù)時對ODT進(jìn)行控制的數(shù)據(jù)。
圖5是示出ODT控制寄存器104和105的布置和它們的設(shè)置 值的示例的圖。注意，對于每個存儲裝置和讀/寫，獨立地形成 ODT控制寄存器104和105 。
在該實施例中，可以連接最多4個存儲裝置。因此，對于讀 寄存器和寫寄存器形成有4個寄存器，所以總共形成8個ODT控 制寄存器。
如在圖5中的附圖標(biāo)記500所示，將每個ODT控制寄存器劃 分為5個字段(field),所述5個字段對應(yīng)于連接到寄存器的4個存 儲裝置203 206和LSI 201自身。根據(jù)對于存儲裝置發(fā)起的芯片 選擇信號和讀/寫類型，指定要接通的ODT控制信號。在該實施 例中，如果在該字段中設(shè)置"1"(參見在圖5中的501),則接通用 于對應(yīng)于該字段的存儲裝置的O D T控制信號。
在圖5中的附圖標(biāo)記501表示示出了 ODT控制寄存器104和 105的設(shè)置值的實際示例的圖。注意，根據(jù)包括LSI 201和存儲裝置的系統(tǒng)的特性來設(shè)置這些值。即，當(dāng)同一LSI安裝在多種類 型的印刷電路板或者系統(tǒng)上時，操作頻率和傳輸路徑特性不同。
然而，根據(jù)操作頻率和傳輸路徑特性將ODT控制寄存器104和 15 0設(shè)置為能夠獲得每個系統(tǒng)可以工作的信號質(zhì)量。
基于從存儲器命令控制器102發(fā)起的ODT裝置信號108和 ODT方向信號109，從8個ODT控制寄存器選沖奪實際上要用于存 儲器訪問的ODT控制寄存器。在該實施例中，選擇器106選擇存 儲裝置，并且選擇器107選擇讀/寫類型，由此確定要使用的ODT 控制寄存器。然而，本發(fā)明不限于這種配置。
與電路111執(zhí)行如此選擇的ODT控制寄存器的值和ODT使 能信號IIO的與操作，并且輸出邏輯積作為用于存儲裝置 203 206和LSI 201自身的ODT控制信號302。
在如圖5中501所示設(shè)置值的情況下發(fā)出對于存儲裝置0 (203)的數(shù)據(jù)寫請求(寫訪問)時，進(jìn)行控制以僅接通對應(yīng)于存儲 裝置l (204)的ODT控制信號。
當(dāng)發(fā)出對于存儲裝置l (204)的讀訪問時，執(zhí)行控制以接通 用于存儲裝置0的ODT控制信號(CS0)、存儲裝置2的ODT控制信 號(CS2)、存儲裝置3的ODT控制信號(CS3)和LSI 201自身的 ODT控制信號(OWN)。即，接通存儲裝置l (204)之外的所有存 儲裝置的ODT控制信號。
另外，當(dāng)在存儲裝置3 (206)中寫數(shù)據(jù)時，因為在所有的字 段中設(shè)置"0",所以進(jìn)行控制以關(guān)斷所有的ODT控制信號。
圖6是示出在設(shè)置圖5中501表示的值的情況下，在對存儲裝 置2 (205)的讀訪問之后發(fā)出對存儲裝置1 (204)的寫訪問時，在 與ODT控制電路112相關(guān)的信號和ODT控制信號之間的關(guān)系的 圖。
參考圖6，當(dāng)執(zhí)行對存儲裝置2 (205)的讀訪問時，由601表示的0DT讀取控制寄存器(CS2)的內(nèi)容(10001)被選擇并且從選 擇器107輸出。觸發(fā)器116在從ODT使能信號110已經(jīng)改變?yōu)楦唠?平之后的第 一 個時鐘(CLK)的上升沿的定時T1輸出ODT控制信 號。在這些ODT控制信號中，僅分別對應(yīng)于CSO和OWN的ODTO 和ODT—OWN為高電平。在從ODTM吏能信號110已經(jīng)改變?yōu)榈碗?平之后的第一個時鐘(CLK)的上升沿的定時T2，觸發(fā)器116的鎖 存數(shù)據(jù)被復(fù)位為"0,并且O D T控制信號被復(fù)位為低電平。
當(dāng)執(zhí)4亍對存^f諸裝置l (204)的寫訪問時，由602表示的ODT 讀取控制寄存器(CS1)的內(nèi)容(00110)被選擇并且從選擇器107 輸出。觸發(fā)器116在從ODT使能信號110已經(jīng)改變?yōu)楦唠娖街?的第 一 個時鐘(CLK)的上升沿的定時T3輸出ODT控制信號。在 這些ODT控制信號中，僅分別對應(yīng)于CS2和CS3的0DT2和ODT3 變?yōu)楦唠娖?。在從ODT使能信號110已經(jīng)改變?yōu)榈碗娖街蟮牡?一個時鐘(C L K)的上升沿的定時T 4,觸發(fā)器116的鎖存數(shù)據(jù)被復(fù) 位為"0",并且ODT控制信號被復(fù)位為低電平。
注意，在該實施例中，根據(jù)存儲器控制電路202的可編程寄 存器104和105的設(shè)置值，來確定用于設(shè)置存儲裝置的ODT控制 信號302為高電平(有效)的指定。
然而，本發(fā)明不限于此，也可以/人LSI 201的外部端子來i殳 置其ODT控制信號302要被設(shè)置為高電平(有效)的存儲裝置。
如上所述，該實施例可以通過可編程地確定其ODT控制信 號3 02為有效的存儲裝置，來執(zhí)行關(guān)于要訪問的存儲裝置的O D T 控制。因此，即使當(dāng)特定LSI的存儲器訪問控制或者存儲器工作 速度改變時，或者即使當(dāng)包括LSI的系統(tǒng)或者電路板的配置改變 時，也可以執(zhí)行精確的存儲裝置ODT控制。
因為可以在不影響向存儲裝置和從存儲裝置的數(shù)據(jù)傳送的 情況下抑制發(fā)起不必要的ODT控制信號，所以還可能減少ODT的功耗。
本發(fā)明不限于上述實施例，并且可以在不脫離本發(fā)明的精 神和范圍的情況下，進(jìn)行各種改變和修改。因此，為了向公眾 告知本發(fā)明的范圍，附加了權(quán)利要求。
本申請要求在2006年10月18日提交的日本專利申請第 2006-284142的優(yōu)先權(quán)，所述申請通過引用被整體包含于此。
權(quán)利要求
1.一種存儲器控制設(shè)備，用于控制各自包括用于防止信號反射的終端部件的多個存儲器，所述存儲器控制設(shè)備包括驅(qū)動部件，用于驅(qū)動所述終端部件；以及選擇部件，用于根據(jù)要訪問的存儲器，從除了該要訪問的存儲器之外的存儲器中，選擇終端部件的驅(qū)動要被抑制的至少一個存儲器。
2. 根據(jù)權(quán)利要求l所述的存儲器控制設(shè)備，其特征在于， 第 一 存儲器的終端部件在訪問第二存儲器時被驅(qū)動，并且在訪 問第三存儲器時不被驅(qū)動。
3. 根據(jù)權(quán)利要求l所述的存儲器控制設(shè)備，其特征在于， 所述選擇部件包括設(shè)置部件，所述設(shè)置部件用于根據(jù)要訪問的 存儲器來設(shè)置是否驅(qū)動所述多個存儲器中的每個存儲器的終端 部件。
4. 一種集成電路，包括根據(jù)權(quán)利要求l所述的存儲器控制 電路。
5. 根據(jù)權(quán)利要求4所述的集成電路，其特征在于，所述選 擇部件選擇是否驅(qū)動所述集成電路的終端部件。
6. —種存儲器控制設(shè)備，用于控制包括用于防止信號反 射的終端部件的存儲器，所述存儲器控制設(shè)備包括驅(qū)動部件，用于驅(qū)動所述終端部件；以及 選擇部件，用于根據(jù)對所述存儲器的訪問是否是讀訪問和 寫訪問之一 ，來選擇是否驅(qū)動所述存儲器的所述終端部件。
7. 根據(jù)權(quán)利要求6所述的存儲器控制設(shè)備，其特征在于， 在訪問多個存儲器之一時，所述選擇部件根據(jù)要訪問的存儲器 以及該訪問是否是讀訪問和寫訪問之 一 ，來選4奪是否驅(qū)動所述 多個存儲器中的每個存儲器的終端部件。
8. —種集成電路，包括根據(jù)權(quán)利要求6所述的存儲器控制電路。
9. 一種存儲器控制方法，用于控制各自包括用于防止信 號反射的終端電路的多個存儲器，所述存儲器控制方法包括選擇步驟，用于根據(jù)要訪問的存儲器，從除了該要訪問的 存儲器之外的存儲器中，選擇終端電路的驅(qū)動要被抑制的至少 一個存儲器；以及驅(qū)動除了所選擇的存儲器之外的存儲器的終端電路。
10. 根據(jù)權(quán)利要求9所述的存儲器控制方法，其特征在于， 第 一 存儲器的終端電路在訪問第二存儲器時被驅(qū)動，并且在訪 問第三存儲器時不被驅(qū)動。
11. 根據(jù)權(quán)利要求9所述的存儲器控制方法，其特征在于， 在所述選擇步驟中，基于用于表示是否驅(qū)動所述多個存儲器中 的每個存儲器的終端電路的設(shè)置，根據(jù)要訪問的存儲器來選擇 存儲器。
12. —種存儲器控制方法，用于控制包括用于防止信號反 射的終端電路的存儲器，所述存儲器控制方法包括選擇步驟，用于根據(jù)對所述存儲器的訪問是否是讀訪問和 寫訪問之一，來選擇是否驅(qū)動所述存儲器的終端電路；以及 驅(qū)動所選擇的要驅(qū)動的所述存儲器的終端電路。
13. 根據(jù)權(quán)利要求12所述的存儲器控制方法，其特征在于， 在訪問多個存儲器之一時，在所述選擇步驟中根據(jù)該訪問是否 是讀訪問和寫訪問之一，來選擇是否驅(qū)動所述多個存儲器中的 每個存儲器的終端電路。
全文摘要
多個存儲器均包括用于防止信號反射的終端電阻器；以及存儲器控制電路包括ODT控制電路和選擇器。其中，ODT控制電路用于驅(qū)動每個存儲器的終端電阻器；以及選擇器用于根據(jù)要訪問的存儲器，從除了要訪問的存儲器之外的存儲器選擇具有要抑制終端電阻器的驅(qū)動的至少一個存儲器。
文檔編號G06F12/00GK101529394SQ20078003890
公開日2009年9月9日 申請日期2007年10月15日 優(yōu)先權(quán)日2006年10月18日
發(fā)明者村山公平, 鈴木武史 申請人:佳能株式會社