專利名稱：可執(zhí)行于計算機系統(tǒng)的電路設(shè)計修改方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種電路設(shè)計修改方法，尤其涉及可執(zhí)行于一計算機系統(tǒng)中 的電路設(shè)計修改方法。
背景技術(shù)：
如圖l所示的傳統(tǒng)集成電路設(shè)計流程中，設(shè)計者大多使用寄存器轉(zhuǎn)移層次(Register Transfer Level,以下簡稱RTL)的硬件描述語言(Hardware Description Language),例如常見的Verilog HDL來描述想發(fā)展的集成電路， 而上述硬件描述語言經(jīng)過電子設(shè)計自動化(Electronic Design Automation,簡 稱EDA)工具程序(例如Verilog模擬器)來完成功能驗證后所產(chǎn)生的硬件描述 語言碼(HDL code)S0，便在設(shè)計者所指定，例如是面積(size)和目標(biāo)時間(target timing)的限制參數(shù)(Constraint)的條件下進行步驟101的"最佳化合成動作" (Synthesis with Optimization),進而產(chǎn)生出一符合面積(size)和目標(biāo)時間(target timing)的電路描述(circuit) C0。而當(dāng)布局前的模擬(Pre-layout Simulation) 符合規(guī)格之后(本圖未示出)，電路描述將開始進行步驟102的物理設(shè)計 (physical design),其中可包含元件配置(placement)、繞線(route)、時鐘脈沖 電路合成(clock tree synthesis)以及時序最佳化(timing optimization)等步驟，最 后產(chǎn)生了布局后的電路(post-layout circuit)L0。 L0與CO主要的差別在于L0 比CO多了在進行時鐘脈沖電路合成與達(dá)成時序最佳化時所加入的電路元件 (cells)。然而，當(dāng)發(fā)現(xiàn)設(shè)計上有錯誤或制定的規(guī)格有所改變時，設(shè)計者通常選擇 直接在布局后的電路(LO)上進行邏輯功能(Logical Function)的修改，而此動作 通常被歸為工程改版(Engineering Change Order,簡稱ECO)的程序。然而， 直接在布局之后的電路(LO)上進行邏輯修改的主要原因，是因為當(dāng)寄存器轉(zhuǎn) 移層次的硬件描述語言碼SO進行修改后若再經(jīng)過一次如步驟102所示的整 體物理設(shè)計過程，那將是一件相當(dāng)耗時的工作，因此設(shè)計者會選擇直接在布局后的電路(LO)加入少量的修改邏輯電路，使得在物理設(shè)計過程中也只是需 要進行增量(Incremental)部份的元件配置和繞線的工作，進而縮短時間的耗 費而加速產(chǎn)品的推出。因此，昔日的工程改版的方法，是如圖1所示的手動式工程改版(Manual ECO)的過程，其中，設(shè)計者對修改后的寄存器轉(zhuǎn)移層次的電路(Sn)進行模擬 (Simulation)并符合規(guī)格之后，如圖1中的步驟103，根據(jù)Sn中的修改內(nèi)容(例 如圖中所示的f2)而用人力在布局后的電路(L0)上找出適合修改的元件(例如 圖中所示的n2)，接著如步驟104所示，是加入符合規(guī)格的少量邏輯電路元 件(例如圖中所示的工程改版邏輯門(ECO logic)lOO)，而所述工作都是困難又 耗時的工作。但是往往這些修改的信號線在最佳化的電路合成時，有可能被邏輯簡化 (Logic Minimization),或者被隱藏在邏輯門之中，或者變成無意義的信號名 稱，使得設(shè)計者在布局后的電路(LO)上不容易找到相對應(yīng)的修改元件，因此 尋找適合修改的元件的動作，對設(shè)計者是一件困難又耗時的工作。又假若已 經(jīng)在布局后的電路(LO)上已找到適合修改的元件之后，設(shè)計者必須根據(jù)布林 代數(shù)及邏輯電路設(shè)計的經(jīng)驗，才能規(guī)劃出可符合規(guī)格的少量邏輯電路元件， 此工作又是一件耗時的工作。而為了能改善上述問題，如圖2所示的邏輯錐(logic cone)便被應(yīng)用進來， 在下文先介紹邏輯電路和邏輯錐(logic cone)的關(guān)系。邏輯電路可經(jīng)由步驟20 的扇入追蹤(Fan-In Tmce)的動作而建立出邏輯錐的數(shù)據(jù)結(jié)構(gòu)，而由圖2的示 意圖可清楚得知，所有階層式的模塊化的邏輯電路(hierarchical module-base logic circuit),都可由邏輯錐(logiccone)所組合而成，而邏輯錐(logic cone)的 定義如下1. 邏輯錐必包含一個終點元件(end element)和N個起點元件(start element)，而N-1,2,3…n;2. 終點元件(end element)可為輸出端點(primary output port)或循序元件 (s叫uentialelement)或黑盒子(blackbox)的輸入管腳(input pin);以及3. 起點元件(start element)為輸入端點(primary input port)或循序元件 (sequential element)或黑盒子(black box)的輸出管腳(output pin)。再由圖2中的示例電路來進行說明，其中輸入端點(primary inputport)為il 、 i2、 i3與i4，輸出端點(primary output port)為ol及o2， tH序元件(sequential element)為觸發(fā)器(flip-flop)fl，而針對循序邏輯錐21而言，其終點元件為fl， 而起點元件為il與i2，至于輸出邏輯錐22的終點元件則為輸出元件02，而 起點元件為i2、 i3與i4。但特別針對輸出邏輯錐23而言，其終點元件為輸 出元件ol，但其起點元件只有一個循序元件為fl，因此本圖電路包含分別 以fl、 ol及o2為終點元件的三個邏輯錐21、 22、 23。而在美國專利US6581199B2與US6484292B1也已針對手動式工程改版 而提出一些解決方案，例如，圖3所示的自動化工程改版方法流程圖，其便 是為了改善上述的手動式工程改版的缺點所發(fā)展出來的方法，其主要是將修 改后的寄存器轉(zhuǎn)移層次的硬件描述語言碼(Sn)進行最佳化的電路合成，如步 驟302所示而產(chǎn)生一電路(Cn)，然后直接以布局后的電路(L0)和修改電路(Cn) 為對象，利用步驟306中的處理程序，先通過扇入追蹤(Fan-In Trace)的方法 在二者中都建立邏輯錐(logic cone)的數(shù)據(jù)結(jié)構(gòu)，再利用名稱比對的方式以建 立邏輯錐對(logic cone pair)之后，再結(jié)合等效驗證(equivalence check, EC )技 術(shù)，用以比對出各個邏輯錐對上的邏輯函數(shù)是否等效，而非等效的邏輯錐對 即是需要進行工程改版的部分，即稱為工程改版邏輯錐對(ECO ccme-pair)。 然而此利用等效驗證技術(shù)而擷取非等效的工程改版邏輯錐對的動作，即稱為 "工程改版邏輯錐對的擷取"(ECO Cone-Pair Extraction)。然后便再利用步驟 307來將每一工程改版邏輯錐對(ECO cone-pair)上是屬于修改電路(Cn)的工 程改版邏輯門(ECO logic)直接加入布局后電路(LO)而得到布局后的工程改版 電路(Ln)。但此方法仍有缺點存在，因為若想要修改的信號并不是邏輯錐的終點元 件，而是隱藏于某一涵蓋范圍很廣的邏輯錐的內(nèi)部時，則從非等效的邏輯錐 所得到的工程改版邏輯門(ECO logic)的數(shù)量可能遠(yuǎn)多于手動式工程改版中 實際需要修改的邏輯門數(shù)量。如此將導(dǎo)致許多不必要的處理與運算，使得物 理設(shè)計在元件擺置和繞線變得更復(fù)雜，進而影響到產(chǎn)品的推出時程。為了能更清楚說明其缺失，再請參見圖4，其為執(zhí)行圖3所示的自動化 工程改版方法中的一實例說明示意圖，由圖中可知，雖然只有邏輯運算式f2 的內(nèi)容產(chǎn)生改變，因此在經(jīng)過步驟401的最佳化合成動作后，修改部分將被 隱藏到邏輯錐40(虛線所示)內(nèi)，因此經(jīng)由步驟402中的工程改版邏輯錐對的擷取動作(ECO Cone-Pair Extraction)所得到的工程改版邏輯錐對(ECO cone-pair)的終點元件(end element)將是f3，而不是nl或n2，所以此方法的 缺點在于無法得到最小的工程改版邏輯錐，而導(dǎo)致步驟402中轉(zhuǎn)換得到的工 程改版邏輯門(ECO logic)的數(shù)量遠(yuǎn)超過手動工程改版邏輯門的數(shù)量。很明顯地，此方法無法通過在最佳化的布局后電路(LO)和修改電路(Cn) 的兩個電路間所進行的邏輯錐對的比較(cone-pair comparison)而能夠得到最 小的工程改版邏輯錐對，因此所得到布局后的工程改版電路(Ln)中的工程改 版邏輯門400(ECO logic)的數(shù)量將比預(yù)期來的多許多。發(fā)明內(nèi)容如何改善上述缺點，便為發(fā)展本發(fā)明的主要目的。本發(fā)明為一種電路設(shè)計修改方法，可執(zhí)行于一計算機系統(tǒng)中，該方法包含下列步驟對一第一硬 件描述語言碼進行一第一最佳化合成動作而產(chǎn)生一第一電路描述；對該第一 電路描述進行一物理設(shè)計而產(chǎn)生一第一布局后電路；對該第一硬件描述語言 碼進行修改而產(chǎn)生一第二硬件描述語言碼，并分別對該第一硬件描述語言碼 與該第二硬件描述語言碼進行強制保留信號的一第二最佳化合成動作而產(chǎn) 生一第二電路描述與一第三電路描述；對該第二電路描述與該第三電路描述 進行一工程改版邏輯錐對擷取程序，進而產(chǎn)生至少一工程改版邏輯錐對；以 及根據(jù)該工程改版邏輯錐對與該第一布局后電路來產(chǎn)生出一工程改版邏輯 門電路以及一待替換電路，然后將該第一布局后電路中的該待替換電路直接 替換成該工程改版邏輯門電路，進而將該第一布局后電路修改成一布局后的 工程改版電路。根據(jù)上述方案，本發(fā)明所述的電路設(shè)計修改方法，其中強制保留信號的該第二最佳化合成動作為一強制保留所有左手側(cè)信號的最佳化合成動作。根據(jù)上述方案，本發(fā)明所述的電路設(shè)計修改方法，其中對該第二電路描 述與該第三電路描述進行的該工程改版邏輯錐對擷取程序包含下列步驟通過扇入追蹤的方法在該第二電路描述與該第三電路描述中都建立邏輯錐的 數(shù)據(jù)結(jié)構(gòu)；以及利用信號名稱比對的方法來建立多個相對應(yīng)的邏輯錐對，并 從所述邏輯錐對中結(jié)合等效驗證技術(shù)來找出該工程改版邏輯錐對。根據(jù)上述方案，本發(fā)明所述的電路設(shè)計修改方法，其中根據(jù)該工程改版邏輯錐對與該第一布局后電路來產(chǎn)生出該工程改版邏輯門電路的方法包含 下列步驟根據(jù)該工程改版邏輯錐對中的屬于該第二電路描述的邏輯錐，使 用等效驗證的技術(shù)在該第一布局后電路中尋找出等效于該邏輯錐的終點元 件的一等效元件，而該等效元件即為一待替換邏輯錐的終點元件；將該待替 換終點元件與該工程改版邏輯錐對中的屬于該第三電路描述的邏輯錐都記 上一有效標(biāo)記；以及利用等效驗證技術(shù)針對記有有效標(biāo)記的該邏輯錐與該第 一布局后電路中該待替換終點元件來界定出一等效邊界，而由該記有有效標(biāo) 記的邏輯錐的該終點元件以及該等效邊界內(nèi)的所有邏輯門的集合來形成該 工程改版邏輯門。根據(jù)上述方案，本發(fā)明所述的電路設(shè)計修改方法，其中該等效邊界的界 定方法包含下列步驟從記有有效標(biāo)記的邏輯錐的終點元件往起點方向出 發(fā)，在第一布局后電路中找出與該邏輯錐間所有路徑上的等效元件，而所述 等效元件所形成的邊界便為該等效邊界，而該等效邊界內(nèi)的所有邏輯門與該 等效終點元件的集合即為該工程改版邏輯門。根據(jù)上述方案，本發(fā)明所述的電路設(shè)計修改方法，其中根據(jù)該工程改版 邏輯錐對與該第一布局后電路來產(chǎn)生出該待替換電路的方法包含下列步驟 根據(jù)該工程改版邏輯錐對中屬于該第二電路描述的邏輯錐，使用等效驗證的 技術(shù)在該第一布局后電路中尋找出等效于該邏輯錐的終點元件的一等效元 件；而該等效元件即為一待替換邏輯錐的終點元件，同時將該待替換終點元 件與該第三電路描述的邏輯錐都記上一有效標(biāo)記；以及利用等效驗證技術(shù)針 對記有有效標(biāo)記的該邏輯錐與該第一布局后電路中該待替換終點元件來界 定出一等效邊界，而將該第一布局后電路中該待替換終點元件以及該等效邊 界內(nèi)的所有邏輯門的集合去除后便形成該待替換電路。綜上所述，運用本發(fā)明方法來設(shè)計集成電路將能夠大幅的縮短設(shè)計時 間，進而成功改善公知工程改版技術(shù)的缺點，有效達(dá)成本發(fā)明的主要目的。


本發(fā)明通過下列附圖及詳細(xì)說明,得到一更深入的了解 圖1是傳統(tǒng)集成電路設(shè)計流程的示意圖。 圖2是一邏輯錐的示意圖。圖3是一自動化工程改版方法的流程示意圖。圖4為執(zhí)行圖3所示的自動化工程改版方法中的一實例說明示意圖。 圖5是本發(fā)明所揭示的自動化工程改版方法流程示意圖。 圖6(a)、圖6(b)、圖6(c)和圖6(d)分別表示出本發(fā)明自動化工程改版方 法中各個步驟的細(xì)節(jié)流程示意圖。圖7是圖6中步驟67的一細(xì)節(jié)示例圖。其中，附圖標(biāo)記說明如下21、 22、 23邏輯錐61、 62邏輯錐63工程改版邏輯錐對631邏輯錐632邏輯錐6320己標(biāo)記的工程改版邏輯錐670最小尺寸工程改版邏輯門具體實施方式
而為了能改善上述公知工程改版技術(shù)的缺點，本發(fā)明提出如圖5所示的 自動化工程改版方法流程圖來解決問題，其中原始硬件描述語言碼S0同樣 經(jīng)最佳化合成動作502來產(chǎn)生一原始電路描述C0，而原始電路描述CO再經(jīng) 過物理設(shè)計的步驟504處理后，便產(chǎn)生一最佳化的布局后電路LO。然而為避 免公知缺點，本發(fā)明便將修改后的硬件描述語言碼Sn與原始硬件描述語言 碼S0再進行另一次最佳化合成動作506，但是在此次最佳化合成動作中，為 了避免某些元件及其輸入信號因合成動作的邏輯運算簡化程序而導(dǎo)致信號 被整合隱藏到其它元件內(nèi)，所以需要利用強制地保留所有左手側(cè)(Left-Hand Side)信號的方法(Optimization with All LHS Signal Preservation),來將修改后 的硬件描述語言碼Sn與原始硬件描述語言碼SO進行合成，也就是強制地保 留所有元件的輸入信號不要因簡化而被隱藏，用以產(chǎn)生保有所有左手側(cè)的信 號的原始電路描述COLHS和保有所有左手側(cè)的信號的修改后電路描述 CnLHS，所以即使是修改過的信號必然還以一終點元件(end dement)的形式 存在于COLHS和CnLHS之中，如此便可確保所擷取出的工程改版邏輯錐對 (ECO Cone-Pair)是最小的。接著，再利用步驟508中的處理程序，先通過扇入追蹤(Fan-In Trace)的 方法在COLHS和CnLHS 二者中都建立邏輯錐(logic cone)的數(shù)據(jù)結(jié)構(gòu)，然后 再利用信號名稱比對的方法以建立相對應(yīng)的邏輯錐對(logic cone-pair)，并結(jié) 合等效驗證(Equivalence Check)技術(shù)來找出所有工程改版邏輯錐對(ECO Cone-Pair),也就是上述稱為工程改版邏輯錐對的擷取方法(ECO Cone-Pair Extraction)的方式來進行，如此便可找到最小尺寸的工程改版邏輯錐對。接 著再利用步驟510與步驟512中所述的動作，其中步驟510根據(jù)每一工程改 版邏輯錐對中屬于原始電路描述COLHS中的工程改版邏輯錐(ECO logic cone),在最佳化的布局后電路L0中使用等效驗證的技術(shù)來尋找等效于該工 程改版邏輯錐的等效元件，并將布局后電路L0中的該等效元件與保有所有 左手側(cè)的信號的修改后電路描述CnLHS中相對應(yīng)的工程改版邏輯錐都記上 標(biāo)記。至于步驟512則是針對每一個記上有效標(biāo)記的工程改版邏輯錐去找出 相對應(yīng)的工程改版邏輯門電路，然后將布局后電路(LO)中記上有效標(biāo)記的該 終點元件的邏輯電路直接替換成相對應(yīng)的工程改版邏輯門電路，如此便可完 成電路的修改。最后便可在步驟514中輸出布局后的工程改版電路(Ln)。而為了能進一步了解上述本發(fā)明的步驟，請參見下列文字說明，并配合 相對應(yīng)附圖進行了解。首先，圖6(a)表示出上述步驟508中，通過扇入追蹤 (Fan-In Trace)的方法在COLHS和CnLHS 二者中所分別建立的邏輯錐(logicCOne)61、 62的示例圖，而由于COLHS和QlLHS都保有所有左手側(cè)的信號，所以不會有輸入信號因電路簡化而消失，因此修改過的終點元件f2(由f2=b|c 改成f2^， &"仍可存在，且邏輯錐(logic cone)61、 62的結(jié)構(gòu)基本上是相同 的。再請參見圖6(b)，上述步驟508中的最小尺寸工程改版邏輯錐對的擷取 方法(Minimal size ECO Cone-Pair Extraction),其表示出邏輯錐(logic cone)61 、 62在經(jīng)過步驟60的最小尺寸工程改版邏輯錐對的擷取方法(Minimal size ECO Cone-Pair Extraction)處理后，便可得到如圖中所示的工程改版邏輯錐對 63。接著，圖6(c)表示出步驟510的細(xì)節(jié)，其根據(jù)每一工程改版邏輯錐對63 中屬于原始電路的邏輯錐(logic cone)631，使用等效驗證的技術(shù)在最佳化的布 局后電路L0中尋找是否有等效于邏輯錐(logic cone)631的終點元件(enddement)的一等效元件存在，而此等效元件即為一待替換邏輯錐的終點元件 ;其中步驟64中表示出是否可在LO電路中找到該待替換終點元件，若有， 則進入步驟65，用以將該待替換終點元件(例如圖中的f2)記上一有效的ECO 標(biāo)記(effective ECO flag)，同時在工程改版邏輯錐對63中相對應(yīng)的邏輯錐632 也記上有效的ECO標(biāo)記(effective ECO flag)，進而形成已標(biāo)記的工程改版邏 輯錐6320。如此一來，在未來進行工程改版的程序，只要將布局后電路LO 中標(biāo)記著有效的ECO標(biāo)記的待替換終點元件(end element)所關(guān)聯(lián)的邏輯電路 替換成相對應(yīng)于記上有效的ECO標(biāo)記的邏輯錐632所產(chǎn)生的工程改版邏輯 門(ECO 1ogic)6320，便可完成電路的修改。但假若一開始在布局后電路L0 中找不到等效的待替換終點元件的話，則進入步驟66，其利用CO電路上的 邏輯錐的樹狀數(shù)據(jù)結(jié)構(gòu)，去取得此工程改版邏輯錐的所有上游工程改版邏輯 錐(parent logic cones of the ECO logic cone)，然后再回到步驟64重新尋找， 直到相對應(yīng)的等效的待替換終點元件被找到后再進入步驟65中進行標(biāo)記。至于圖6(d)則表示出步驟512的細(xì)節(jié)，其中步驟67主要是利用等效驗 證技術(shù)針對CnLHs中記上有效的ECO標(biāo)記的邏輯錐(例如圖中的邏輯錐6320) 與L0電路中記上有效的ECO標(biāo)記的待替換終點元件(例如圖中的f2)進行處 理，用以辨識出其中等效元件后而界定出一等效邊界，而由邏輯錐6320的 終點元件以及等效元件所形成的等效邊界內(nèi)的所有邏輯門的集合即為最小 尺寸工程改版邏輯門(ECO 1ogic)670。接著在步驟68中將布局后電路L0中 包含待替換終點元件和等效元件所形成的等效邊界內(nèi)所有邏輯門的集合進 行移除而形成一待替換電路L0'，然后在步驟69中再將步驟67所得到的該 工程改版邏輯門670加入待替換電路L0'，或者將該工程改版邏輯門(ECO logic)進行技術(shù)重映射(Technology Remapping,此為很成熟的合成技術(shù)的其中 一項，可以將電路根據(jù)不同的元件特性及時序問題重新對映成不同的電路， 故在此不予贅述)后再加入電路L0'，等到把每一工程改版邏輯錐所對應(yīng)的 工程改版邏輯門(ECO logic)都處理完，最后就可以得到布局后的工程改版電 路(Ln)。而為了能更清楚了解步驟67的細(xì)節(jié)，請參見圖7中所繪出的示例圖， 其中左圖代表一布局后電路L0的一示例圖，而右圖則代表保有所有左手側(cè) 的信號的修改后電路描述CllLHS電路。首先在布局后電路L0中，找出是否有等效于CriLHs電路中終點元件18的A點(即是15的Y點)的元件，而在本例 中，L0中的元件Il和15是等效的，所以15便被視為是位于等效邊界上的元 件，因此在I8的A點的路徑上的等效邊界元件即是I5，同理，由于I2與I6 并不等效，而需推到端點c和端點d才是等效，因此在I8中B點的路徑上， 端點c和端點d才是等效邊界元件，至于在I8中C點的路徑上，由于D與 17也不等效，因此等效邊界元件需推到端點e和端點h。而由終點元件18出 發(fā)，直到等效元件所形成的等效邊界內(nèi)的所有邏輯門即為最小尺寸工程改版 邏輯門(ECO logic),在本例中，便可歸納出16、 17和18即為本圖中的最小 尺寸工程改版邏輯門(EC01ogic)。在此同時，步驟68與步驟69中所要進行 移除及加入的電路也被找出，意即可以得知那些元件在L0中是要被去掉而 改用最小尺寸工程改版邏輯門(ECOlogic)來取代的，而在本例中，L0中I2、 13和14便是要被移除的元件，而將改用最小尺寸工程改版邏輯門(ECO 1ogic)16、 17和I8來取代。綜上所述，運用本發(fā)明方法來設(shè)計集成電路將能夠大幅的縮短設(shè)計時 間，進而成功改善公知工程改版技術(shù)的缺點，有效達(dá)成本發(fā)明的主要目的。 但本發(fā)明可以由所屬領(lǐng)域的技術(shù)人員做出各種修改，然而都不脫離所附權(quán)利 要求書所想要保護的范圍。
權(quán)利要求
1.一種電路設(shè)計修改方法，可執(zhí)行于一計算機系統(tǒng)中，該方法包含下列步驟對一第一硬件描述語言碼進行一第一最佳化合成動作而產(chǎn)生一第一電路描述；對該第一電路描述進行一物理設(shè)計而產(chǎn)生一第一布局后電路；對該第一硬件描述語言碼進行修改而產(chǎn)生一第二硬件描述語言碼，并分別對該第一硬件描述語言碼與該第二硬件描述語言碼進行強制保留信號的一第二最佳化合成動作而產(chǎn)生一第二電路描述與一第三電路描述；對該第二電路描述與該第三電路描述進行一工程改版邏輯錐對擷取程序，進而產(chǎn)生至少一工程改版邏輯錐對；以及根據(jù)該工程改版邏輯錐對與該第一布局后電路來產(chǎn)生出一工程改版邏輯門電路以及一待替換電路，然后將該第一布局后電路中的該待替換電路直接替換成該工程改版邏輯門電路，進而將該第一布局后電路修改成一布局后的工程改版電路。
2. 如權(quán)利要求1所述的電路設(shè)計修改方法，其中強制保留信號的該第二 最佳化合成動作為一強制保留所有左手側(cè)信號的最佳化合成動作。
3. 如權(quán)利要求1所述的電路設(shè)計修改方法，其中對該第二電路描述與該 第三電路描述進行的該工程改版邏輯錐對擷取程序包含下列步驟通過扇入追蹤的方法在該第二電路描述與該第三電路描述中都建立邏 輯錐的數(shù)據(jù)結(jié)構(gòu)；以及利用信號名稱比對的方法來建立多個相對應(yīng)的邏輯錐對，并從所述邏輯 錐對中結(jié)合等效驗證技術(shù)來找出該工程改版邏輯錐對。
4. 如權(quán)利要求1所述的電路設(shè)計修改方法，其中根據(jù)該工程改版邏輯錐 對與該第一布局后電路來產(chǎn)生出該工程改版邏輯門電路的方法包含下列步 驟根據(jù)該工程改版邏輯錐對中屬于該第二電路描述的邏輯錐，使用等效驗 證的技術(shù)在該第一布局后電路中尋找出等效于該邏輯錐的終點元件的一待 替換邏輯錐的終點元件；將該待替換終點元件與該第三電路描述的邏輯錐都記上一有效標(biāo)記； 利用等效驗證技術(shù)針對記有有效標(biāo)記的該邏輯錐與該第一布局后電路 中該待替換終點元件來界定出一等效邊界，而由該有效標(biāo)記邏輯錐的該終點 元件以及該等效邊界內(nèi)的所有邏輯門的集合來形成該工程改版邏輯門。
5. 如權(quán)利要求4所述的電路設(shè)計修改方法，其中該等效邊界的界定方法 包含下列步驟從記有有效標(biāo)記的邏輯錐的終點元件往起點方向出發(fā)，在第 一布局后電路中找出與該邏輯錐間所有路徑上的等效元件，而所述等效元件 所形成的邊界便為該等效邊界，而該等效邊界內(nèi)的所有邏輯門與該等效終點 元件的集合即為該工程改版邏輯門。
6. 如權(quán)利要求1所述的電路設(shè)計修改方法，其中根據(jù)該工程改版邏輯錐 對與該第一布局后電路來產(chǎn)生出該待替換電路的方法包含下列步驟-根據(jù)該工程改版邏輯錐對中屬于該第二電路描述的邏輯錐，使用等效驗 證的技術(shù)在該第一布局后電路中尋找出等效于該邏輯錐的終點元件的一待 替換終點元件；將該待替換終點元件與該第三電路描述的邏輯錐都記上一有效標(biāo)記； 利用等效驗證技術(shù)針對記有有效標(biāo)記的該邏輯錐與該第一布局后電路 中該待替換終點元件來界定出一等效邊界，而將該第一布局后電路中該待替 換終點元件以及該等效邊界內(nèi)的所有邏輯門的集合去除后便形成該待替換 電路。
全文摘要
一種可執(zhí)行于計算機系統(tǒng)的電路設(shè)計修改方法，包含下列步驟對第一硬件描述語言碼進行第一最佳化合成動作而產(chǎn)生第一電路描述；對第一電路描述進行物理設(shè)計而產(chǎn)生第一布局后電路；對第一硬件描述語言碼進行修改而產(chǎn)生第二硬件描述語言碼，分別對第一硬件描述語言碼與第二硬件描述語言碼進行強制保留信號的第二最佳化合成動作而產(chǎn)生第二電路描述與第三電路描述；對第二電路描述與第三電路描述進行工程改版邏輯錐對擷取程序，產(chǎn)生至少一工程改版邏輯錐對；根據(jù)工程改版邏輯錐對與第一布局后電路產(chǎn)生工程改版邏輯門電路及待替換電路，將第一布局后電路中的待替換電路直接替換成工程改版邏輯門電路，將第一布局后電路修改成布局后的工程改版電路。
文檔編號G06F17/50GK101246516SQ20081008347
公開日2008年8月20日 申請日期2008年3月7日 優(yōu)先權(quán)日2007年3月9日
發(fā)明者忻建榮 申請人:知億科技股份有限公司