專利名稱：一種數(shù)據(jù)處理系統(tǒng)及數(shù)據(jù)處理方法
技術領域：
本發(fā)明涉及數(shù)據(jù)處理設備，特別涉及一種數(shù)據(jù)處理系統(tǒng)、及該系統(tǒng)的數(shù)據(jù) 處理方法。
背景技術：
內(nèi)部集成LOCAL BUS (本地總線)控制器的處理器，可以對如FLASH 等外圍器件進行讀寫才喿作，下面對該過程進行iJL明。RM9224屬于PMC公司RM9K系列通訊處理器，內(nèi)部集成LOCAL BUS (本地總線)控制器，用于讀取啟動代碼以及對外圍器件進行操作。LOCAL BUS控制器支持24位的地址信息、8/16/32位數(shù)據(jù)寬度、4個片選控制信號。 由于使用的外圍器件都是8位數(shù)據(jù)寬度，以下以8位數(shù)據(jù)為例說明。圖1為RM9224的LOCALBUS管腳結構示意圖，如圖所示，RM9224的 LOCAL BUS由LBCLK (總線時鐘)、LBAD (地址和數(shù)據(jù)復用總線，8位數(shù)據(jù) 寬度)、LBCMD (控制總線，4位寬度數(shù)據(jù))組成。LBCLK保證總線上的時 序同步；LBAD用來傳輸?shù)刂泛蛿?shù)據(jù)；LBCMD用來傳輸控制命令。LBCLK 和LBCMD都是RM9224單向輸出給外圍設備;LBAD在傳輸?shù)刂窌r是RM9224 單向輸出給外圍設備，24位地址分3次輸出；傳輸數(shù)據(jù)時是雙向線，如果是寫 操作，RM9224輸出給外圍設備，如果是讀操作，外圍設備輸出給RM9224， 由于是8位操作，輸出傳輸一次完成。LBCMD使用的不同代碼表示了不同的含義，如0x0表示CS0 (片選0)的讀操作，同時LBAD輸出最高的8位地址A (23..16);0X4表示CS0 (片選0)的寫操作，同時LBAD輸出最高的8位地址A(23..16);0x8表示數(shù)據(jù)傳輸；0xC表示LBAD輸出低8位地址A ( 7..0 ); 0xD表示LBAD輸出中間8位的地址A ( 15..8 ); OxE表示傳輸結束； OxF表示總線空閑。下面介紹RM9224的寫操作實施，圖2為RM9224的寫操作時序示意圖， 如圖所示，RM9224對外圍設備的寫操作實施時各時鐘周期如下時鐘周期l、 RM9224在LBCMD上輸出0X4,表示對片選O寫操作，以 及輸出高位地址，同時在LBAD上輸出高8位地址A ( 23..16 )。時鐘周期2 、 RM9224在LBCMD上輸出OXD,表示輸出中間地址，同時 在LBAD上輸出中間地址A ( 15..8 )。時鐘周期3、 RM9224在LBCMD上輸出OXC，表示輸出最低地址，同時 在LBAD上輸出最低地址A ( 7..0 )。時鐘周期4-6、 RM9224在LBCMD上輸出OXF,表示空閑周期，同時LBAD 上輸出數(shù)據(jù)D (7..0)。時鐘周期7、RM9224在LBCMD上輸出0X8,表示數(shù)據(jù)傳輸，同時在LBAD 上繼續(xù)輸出數(shù)據(jù)D (7..0)。時鐘周期8、RM9224在LBCMD上輸出OXE，表示傳輸結束，同時在LBAD 上不再輸出。時鐘周期9及以后、RM9224在LBCMD上輸出OXF，表示空閑，同時在 LBAD上不再輸出。下面介紹RM9224的讀操作實施，圖3為RM9224的讀操作時序示意圖， 如圖所示，RM9224對外圍設備的讀操作實施時各時鐘周期如下時鐘周期l、 RM9224在LBCMD上輸出0X0，表示對片選O讀操作，以 及輸出高位地址，同時在LBAD上輸出高8位地址A (23..16)。時鐘周期2 、 RM9224在LBCMD上輸出0XD，表示輸出中間地址，同時 在LBAD上輸出中間地址A ( 15..8 )。時鐘周期3、 RM9224在LBCMD上輸出0XC，表示輸出最低地址，同時 在LBAD上輸出最低地址A ( 7..0 )。時鐘周期4-6、RM9224在LBCMD上輸出0X8，表示數(shù)據(jù)傳輸，同時LBAD 上等待外圍設備輸出數(shù)據(jù)D (7..0)。時鐘周期7、 RM9224在LBCMD上輸出0X8,表示數(shù)據(jù)傳輸，同時外圍 設備在LBAD上輸出數(shù)據(jù)D ( 7..0 )。時鐘周期8、 RM9224讀入LBAD上的數(shù)據(jù)，同時在LBCMD上輸出OXF， 表示傳輸結束，LBAD進入空閑，外圍設備不再輸出。時鐘周期9及以后、RM9224在LBCMD上輸出OXF，表示空閑。并行FLASH作為典型的外圍器件， 一般用于存放啟動代碼等。圖4為 FLASH的LOCAL BUS管腳示意圖，如圖所示，并行FLASH的管腳由連接控 制總線(CS、 WR、 RD )的引腳、連接地址總線ADDR( 24位數(shù)據(jù)寬度，16MByte 容量)的引腳、連接數(shù)據(jù)總線(8位數(shù)據(jù)寬度)的引腳組成，其中控制總線中 CS、 WR、 RD分別是CS: Chip Select,片選控制信號；RD: Read,讀控制 信號；WR: Write,寫控制信號。圖5為FLASH的寫操作示意圖，如圖所示，對并行FLASH的寫操作流 程如下1 、 CPU在ADDR輸出地址A ( 23..0 )。2、 CPU在CS和WR輸出信號為低，表示寫操作，同時在數(shù)據(jù)線DATA 上輸出數(shù)據(jù)D (7..0)。3、 CPU將CS和WR輸出的信號拉高，表示寫操作結束，在數(shù)據(jù)線DATA 上結束輸出。4、 CPU結束輸出地址。圖6為FLASH的讀操作示意圖，如圖所示，對并行FLASH的讀操作流程如下1、 CPU在ADDR輸出地址A (23..0),同時在CS和RD輸出信號為低， 表示讀操作。2、 FLASH在數(shù)據(jù)線DATA上輸出數(shù)據(jù)。3、 CPU通過DATA讀入數(shù)據(jù)，將CS和RD輸出的信號拉高。4、 CPU結束輸出地址。由于并行FLASH具有獨立的數(shù)據(jù)總線、地址總線和控制總線，而RM9224 的LOCAL BUS的數(shù)據(jù)線和地址線是復用的，同時LBCMD和FLASH的控制 總線定義不同， 一個是4根線， 一個是3根線，因此必須通過譯碼才能實現(xiàn)連 接。這就使RM9224與并行FLASH不能直接連接。其他外圍器件的操作方法 和FLASH類似，也不能直接連接。圖7為通常的LOCAL BUS與FLASH的轉換結構示意圖，如圖所示，是 目前通常使用的local bus轉換方案，現(xiàn)有技術中一般都使用CPLD (Complex Programmable Logic Device,復雜可編程邏輯器件)在CPU和FLASH之間進 行轉換。在改轉換方式下，RM9224對外圍設備的寫操作實施時各時鐘周期如下 時鐘周期l、 RM9224在LBCMD上輸出0X4，表示對片選0寫操作，以及輸出高位地址，CPLD根據(jù)LBCMD的值0X4判斷為寫操作，同時鎖存高位地址A (23..16)。時鐘周期2、 RM9224在LBCMD上輸出0XD，表示輸出中間地址，同時 在LBAD上輸出中間地址A ( 15..8 )， CPLD鎖存中間地址A ( 15..8 )。時鐘周期3、 RM9224在LBCMD上輸出0XC,表示輸出最低地址，同時 在LBAD上輸出最低地址A (7..0 )， CPLD鎖存低位地址A ( 7..0 )。時鐘周期4-6 、 RM9224在LBCMD上輸出0XF ，表示空閑周期，同時LBAD 上輸出數(shù)據(jù)D (7..0)。時鐘周期7、RM9224在LBCMD上輸出0X8，表示數(shù)據(jù)傳輸，同時在LBAD上輸出數(shù)據(jù)D (7..0), CPLD鎖存數(shù)據(jù)。時鐘周期8、RM9224在LBCMD上輸出OXE,表示傳輸結束，同時在LBAD 上不再輸出。時鐘周期9及以后、RM9224在LBCMD上輸出0XF,表示空閑，同時在 LBAD上不再輸出。時鐘周期9以后、CPLD輸出地址A (23..0)。 CPLD輸出CS和WR信號 為低，表示寫操作，同時在數(shù)據(jù)線上輸出數(shù)據(jù)D(7..0)。 CPLD輸出CS和WR 信號拉高，表示寫操作結束。CPLD在數(shù)據(jù)線上結束輸出。CPLD結束輸出地 址。在改轉換方式下，RM9224對外圍設備的讀操作實施時各時鐘周期如下時鐘周期l、 RM9224在LBCMD上輸出0X0,表示對片選O讀操作，以 及輸出高位地址，同時在LBAD上輸出高8位地址A ( 23..16 )， CPLD根據(jù) LBCMD的值0X0判斷為讀才喿作，同時鎖存高位地址A ( 23..16 )。時鐘周期2、 RM9224在LBCMD上輸出OXD,表示輸出中間地址，同時 在LBAD上輸出中間地址A (15..8 ), CPLD鎖存中間地址A (15..8 )。時鐘周期3 、 RM9224在LBCMD上輸出OXC,表示輸出最低地址，同時 在LBAD上輸出最低地址A ( 7..0 )， CPLD鎖存低位地址A ( 7..0 )，并將所有 的地址A (23..0)輸出給FLASH，同時，CPLD將CS和RD信號輸出為低， 表示讀操作，并一直保持到時鐘周期7。時鐘周期4-6、 RM9224在LBCMD上輸出0X8，表示數(shù)據(jù)傳輸，在時鐘 周期6， CPLD讀FLASH輸出的數(shù)據(jù)。時鐘周期7、 RM9224在LBCMD上輸出0X8,表示數(shù)據(jù)傳輸，同時外圍 設備在LBAD上輸出數(shù)據(jù)D (7..0)， CPLD將CS和RD信號拉高，表示讀操 作結束，CPLD將數(shù)據(jù)發(fā)送到LBAD ( 7..0 )。時鐘周期8、 RM9224讀入LBAD上的數(shù)據(jù)，同時在LBCMD上輸出OXF， 表示傳輸結束，LBAD進入空閑，外圍設備不再輸出，CPLD結束地址線A(23..0)的輸出以及LBAD (7,.0)上的輸出。時鐘周期9及以后、RM9224在LBCMD上輸出0XF，表示空閑，CPLD 無輸出。從實施過程可以看出，現(xiàn)有技術的不足在于CPU在對FLASH等外圍設備寫操作的時候，需要的時間較長，同時，CPLD 對外圍設備操作時，需要消耗的資源較多。發(fā)明內(nèi)容本發(fā)明提供了 一種數(shù)據(jù)處理系統(tǒng)，以及利用該系統(tǒng)進行數(shù)據(jù)處理的方法， 用以提高CPU處理器與數(shù)據(jù)存儲設備之間的數(shù)據(jù)才喿作速度。 本發(fā)明提供了一種數(shù)據(jù)處理系統(tǒng)，包括CPU處理器，用于發(fā)送控制命令、地址信息，并進行數(shù)據(jù)操作，包括第一 控制總線引腳、第一地址和數(shù)據(jù)復用總線引腳；數(shù)據(jù)存儲裝置，用于存儲數(shù)據(jù)，并根據(jù)控制信號、地址信號進行數(shù)據(jù)操作， 包括第三控制總線引腳、第一地址總線引腳、數(shù)據(jù)總線引腳；轉換器，用于將CPU處理器發(fā)出的控制命令和地址信息轉換成數(shù)據(jù)存儲 裝置格式的控制信號和地址信號，包括第二控制總線引腳、第二地址和數(shù)據(jù)復 用總線引腳、第四控制總線引腳、第二地址總線引腳；其中第 一控制總線引腳與第二控制總線引腳相連；第 一地址和數(shù)據(jù)復用總線引腳與第二地址和數(shù)據(jù)復用總線引腳相連；第 一地址和數(shù)據(jù)復用總線引腳與數(shù)據(jù)總線引腳相連；第三控制總線引腳與第四控制總線引腳相連；第一地址總線引腳與第二地址總線引腳相連。較佳地，所述第四控制總線引腳包括第一CS引腳、第一RD引腳、第一 WR引腳；第三控制總線引腳包括第二CS引腳、第二RD引腳、第二WR引腳； 其中，包括第一CS引腳與第二CS引腳相連、第一RD引腳與第二RD引 腳相連、第一 WR引腳與第二WR引腳相連。 較佳地，所述轉換器是CPLD。 較佳地，所述數(shù)據(jù)存儲裝置是FLASH。本發(fā)明還提供了 一種數(shù)據(jù)處理系統(tǒng)的數(shù)據(jù)處理方法，包括如下步驟CPU處理器在進行數(shù)據(jù)操作時，通過第一控制總線引腳、第一地址和數(shù)據(jù) 復用總線引腳發(fā)送控制命令與地址信息；轉換器在接收到控制命令與地址信息后，轉換成數(shù)據(jù)存儲裝置格式的控制 信號和地址信號，并發(fā)送至數(shù)據(jù)存儲裝置；數(shù)據(jù)存儲裝置才艮據(jù)控制信號與地址信號，響應CPU處理器通過第一地址 和數(shù)據(jù)復用總線引腳與數(shù)據(jù)存儲裝置數(shù)據(jù)總線S1腳進行的數(shù)據(jù)操作。較佳地，轉換器將通過第二控制總線引腳接收到的寫操作控制命令轉換成 寫操作控制信號通過第四控制總線引腳發(fā)送至數(shù)據(jù)存儲裝置；CPU處理器進行寫操作時，通過第一控制總線引腳向轉換器發(fā)送寫操作控 制命令，通過第一地址和數(shù)據(jù)復用總線引腳向數(shù)據(jù)存儲裝置發(fā)送數(shù)據(jù)；轉換器將通過第二控制總線引腳接收到的寫操作控制命令轉換成寫操作 控制信號通過第四控制總線引腳發(fā)送至數(shù)據(jù)存儲裝置，并在通過第二控制總線 引腳接收到傳輸結束控制命令后，向數(shù)據(jù)存儲裝置發(fā)送傳輸結束控制信令。較佳地，進一步包括轉換器通過第二控制總線引腳接收到寫操作控制命令時，鎖存CPU處理 器通過第二地址和數(shù)據(jù)復用總線引腳接收到的地址信息，并將地址信息轉換成 地址信號后通過第二地址總線引腳發(fā)送至數(shù)據(jù)存儲裝置。較佳地，轉換器將通過第二控制總線引腳接收到的讀操作控制命令轉換成 讀操作控制信號通過第四控制總線引腳發(fā)送至數(shù)據(jù)存儲裝置；CPU處理器進行讀操作時，通過第一控制總線引腳向轉換器發(fā)送數(shù)據(jù)傳輸控制命令，通過第一地址和數(shù)據(jù)復用總線引腳接收數(shù)據(jù)存儲裝置發(fā)送的數(shù)據(jù)；轉換器將通過第二控制總線引腳接收到的數(shù)據(jù)傳輸控制命令轉換成讀操 作控制信號通過第四控制總線引腳發(fā)送至數(shù)據(jù)存儲裝置，并在通過第二控制總 線引腳接收到傳輸結束控制命令后，向數(shù)據(jù)存儲裝置發(fā)送傳輸結束控制信令。 較佳地，進一步包括轉換器通過第二控制總線引腳接收到讀操作控制命令時，鎖存CPU處理 器通過第二地址和數(shù)據(jù)復用總線？ 1腳接收到的地址信息，并將地址信息轉換成 地址信號后通過第二地址總線引腳發(fā)送至數(shù)據(jù)存儲裝置。本發(fā)明有益效果如下本發(fā)明實施中，CPU處理器的地址和數(shù)據(jù)復用總線引腳與數(shù)據(jù)存儲裝置的 數(shù)據(jù)總線引腳相連，CPU處理器在進行數(shù)據(jù)操作時，通過控制總線引腳、地址 和數(shù)據(jù)復用總線引腳發(fā)送控制命令與地址信息；數(shù)據(jù)存儲裝置根據(jù)控制信號與 地址信號，響應CPU處理器通過地址和數(shù)據(jù)復用總線引腳與數(shù)據(jù)存儲裝置數(shù) 據(jù)總線引腳進行的數(shù)據(jù)操作。由于CPU處理器對外圍器件的數(shù)據(jù)操作和轉換 器對外圍器件的數(shù)據(jù)操作同時進行，對CPU處理器而言，整個數(shù)據(jù)操作的速 度不受影響。同時，由于CPU處理器的地址數(shù)據(jù)復用總線和數(shù)據(jù)存儲裝置的 數(shù)據(jù)總線直接相連，在進行數(shù)據(jù)操作時，數(shù)據(jù)無需經(jīng)過轉換器的處理，因此節(jié) 省了轉換器的內(nèi)部資源。


圖1為背景技術中所述RM9224的LOCAL BUS管腳結構示意圖；圖2為背景技術中所述RM9224的寫操作時序示意圖；圖3為背景技術中所述RM9224的讀操作時序示意圖；圖4為背景技術中所述FLASH的LOCAL BUS管腳示意圖；圖5為背景技術中所述FLASH的寫操作示意圖；圖6為背景技術中所述FLASH的讀操作示意圖；圖7為背景技術中所述通常的LOCAL BUS與FLASH的轉換結構示意圖；圖8為本發(fā)明實施例中所述數(shù)據(jù)處理系統(tǒng)的結構示意圖；圖9為本發(fā)明實施例中所述數(shù)據(jù)處理系統(tǒng)的數(shù)據(jù)處理方法實施流程示意圖；圖IO為本發(fā)明實施例中所述寫操作實施時序示意圖； 圖11為本發(fā)明實施例中所述讀操作實施時序示意圖。
具體實施方式
下面結合附圖對本發(fā)明的具體實施方式
進行說明。通過對現(xiàn)有技術進行分析，可以發(fā)現(xiàn)，CPU在對FLASH等外圍設備寫操 作的時候，需要的時間較長是因為CPU對CPLD寫操作的時間加上CPLD 對FLASH寫操作的時間，導致操作速度變慢。如果在CPU對CPLD寫操作時 間和CPLD對FLASH寫操作時間相等的情況下，實際的寫操作速度只有CPU 寫操作速度的一半。同時，CPLD對外圍設備操作時，由于需要使用內(nèi)部資源 進行數(shù)據(jù)線D (7..0)的鎖存，以及實現(xiàn)相應的控制邏輯，因此需要消耗的資 源較多?；诖?，本發(fā)明提供了一種數(shù)據(jù)處理系統(tǒng)，其在于使轉換器和CPU處 理器的LBCMD和LBAD相連，并產(chǎn)生控制信號(CS、 WR、 RD)和地址信 號給數(shù)據(jù)存儲裝置。同時CPU處理器的LBAD還連接到數(shù)據(jù)存儲裝置的數(shù)據(jù) 線DATA上，為其提供數(shù)據(jù)線接口。下面對該系統(tǒng)的具體實施方式
進行說明。圖8為數(shù)據(jù)處理系統(tǒng)的結構示意圖，如圖所示，數(shù)據(jù)處理系統(tǒng)中可以包括CPU處理器801，用于發(fā)送控制命令、地址信息，并進行數(shù)據(jù)操作，包括 第 一控制總線引腳8011 、第 一地址和數(shù)據(jù)復用總線引腳8012;數(shù)據(jù)存儲裝置802，用于存儲數(shù)據(jù)，并根據(jù)控制信號、地址信號進行數(shù)據(jù) 操作，包括第三控制總線引腳8021、第一地址總線引腳8022、數(shù)據(jù)總線引腳 8023;轉換器803,用于將CPU處理器發(fā)出的控制命令和地址信息轉換成數(shù)據(jù)存 儲裝置格式的控制信號和地址信號，包括第二控制總線引腳8031、第二地址和 數(shù)據(jù)復用總線引腳8032、第四控制總線引腳8033、第二地址總線引腳8034;其中第一控制總線引腳8011與第二控制總線引腳8031相連； 第一地址和數(shù)據(jù)復用總線引腳8012與第二地址和數(shù)據(jù)復用總線引腳8032 相連；第一地址和數(shù)據(jù)復用總線引腳8012與數(shù)據(jù)總線引腳8023相連； 第三控制總線引腳8021與第四控制總線引腳8033相連； 第一地址總線引腳8022與第二地址總線引腳8034相連。 具體的，第三控制總線引腳8021中可以包括第一CS引腳、第一RD引腳、 第一 WR引腳；第四控制總線引腳8033中可以包括第二 CS引腳、第二 RD引腳、第二 WR引腳；其中，包括第一CS引腳與第二CS引腳相連、第一RD引腳與第二RD引 腳相連、第一 WR引腳與第二 WR引腳相連。實施中，轉換器可以采用CPLD來實現(xiàn)，也即只要能夠?qū)邮盏男盘栠M行 轉換后進行發(fā)送的軟硬件設備都可以實施。數(shù)據(jù)存儲裝置可以采用FLASH來實現(xiàn)，容易知道，只要是能夠存儲數(shù)據(jù)， 并能夠根據(jù)控制信號、地址信號進行數(shù)據(jù)操作的設備都可以用來實施。以下的實施中也將采用CPLD來實現(xiàn)轉換器、采用FLASH來實現(xiàn)數(shù)據(jù)存 儲裝置進行說明。利用該數(shù)據(jù)處理系統(tǒng)，本發(fā)明還提供了一種相應的數(shù)據(jù)處理方法，下面對 該處理方法進行說明。圖9為數(shù)據(jù)處理系統(tǒng)的數(shù)據(jù)處理方法實施流程示意圖，如圖所示，在數(shù)據(jù) 處理系統(tǒng)進行數(shù)據(jù)處理時，可以包括如下步驟步驟901、 CPU處理器在進行數(shù)據(jù)操作時，通過第一控制總線引腳、第一 地址和數(shù)據(jù)復用總線引腳發(fā)送控制命令與地址信息；步驟902、轉換器在接收到控制命令與地址信息后，轉換成數(shù)據(jù)存儲裝置 格式的控制信號和地址信號，并發(fā)送至數(shù)據(jù)存儲裝置；步驟903、數(shù)據(jù)存儲裝置根據(jù)控制信號與地址信號，響應CPU處理器通過 第 一地址和數(shù)據(jù)復用總線引腳與數(shù)據(jù)存儲裝置數(shù)據(jù)總線引腳進行的數(shù)據(jù)操作。下面以數(shù)據(jù)操作分別為寫操作與讀操作為例進行說明。一、寫操作的實施。轉換器將通過第二控制總線引腳接收到的寫操作控制命令轉換成寫操作 控制信號通過第四控制總線引腳發(fā)送至數(shù)據(jù)存儲裝置；CPU處理器進行寫操作時，通過第一控制總線引腳向轉換器發(fā)送寫操作控 制命令，通過第一地址和數(shù)據(jù)復用總線引腳向數(shù)據(jù)存儲裝置發(fā)送數(shù)據(jù)；轉換器將通過第二控制總線引腳接收到的寫操作控制命令轉換成寫操作 控制信號通過第四控制總線？ 1腳發(fā)送至數(shù)據(jù)存儲裝置，并在通過第二控制總線 引腳接收到傳輸結束控制命令后，向數(shù)據(jù)存儲裝置發(fā)送傳輸結束控制信令。進一步的，還可以包括轉換器通過第二控制總線引腳接收到寫操作控制命令時，鎖存CPU處理 器通過第二地址和數(shù)據(jù)復用總線引腳接收到的地址信息，并將地址信息轉換成 地址信號后通過第二地址總線引腳發(fā)送至數(shù)據(jù)存儲裝置。下面實施中，以CPU處理器采用RM9224、轉換器采用CPLD、外圍設備 數(shù)據(jù)存儲裝置采用FLASH為例進行說明寫操作的實施。圖IO為寫操作實施時 序示意圖，如圖所示，RM9224對外圍設備FLASH進行寫操作時各時鐘周期 如下時鐘周期l、 M9224在LBCMD上輸出0X4,表示對片選0寫操作，以及 輸出高位地址。CPLD根據(jù)LBCMD的值0X4判斷為寫操作，同時鎖存高位地 址A(23..16)，車lr出給FLASH。時鐘周期2 、 RM9224在LBCMD上輸出0XD,表示輸出中間地址。同時 在LBAD上輸出中間地址A ( 15..8 )。CPLD鎖存中間地址A ( 15..8 )，輸出給FLASH。時鐘周期3、 RM9224在LBCMD上輸出0XC，表示輸出最低地址。同時 在LBAD上輸出最低地址A (7..0)。 CPLD鎖存低位地址A ( 7..0 ),輸出給 FLASH。雖然時鐘周期1~3， CPLD—直向FLASH輸出地址信息，但直到時 鐘周期3， CPLD才向FLASH輸出完整的地址信號，圖中所示的ADDR的輸 出指的是地址信號。時鐘周期4-6 、 RM9224在LBCMD上輸出OXF ，表示空閑周期。同時，1^^上輸出數(shù)據(jù)0(7..0)到FLASH。并且，在時鐘周期4， CPLD 將CS和WR信號輸出為低，表示寫操作，并一直保持到時鐘周期6。本時鐘周期內(nèi)，寫操作前數(shù)據(jù)需要保持一段時間。真正寫入數(shù)據(jù)是在CS 和WR從低變高的時候，即在時鐘周期7寫入。從周期4到周期7都是一樣的 數(shù)據(jù)。與現(xiàn)有技術不同的是，不僅執(zhí)行RM9224在LBCMD上輸出0XF，表示空 閑周期。同時，LBAD上輸出數(shù)據(jù)D (7..0)的對象是FLASH,并且，在時鐘 周期4， CPLD將CS和WR信號輸出為低，表示寫操作，并一直保持到時鐘 周期6。時鐘周期7、RM9224在LBCMD上輸出0X8，表示數(shù)據(jù)傳輸。同時在LBAD 上輸出數(shù)據(jù)D (7..0 )。 CPLD根據(jù)LBCMD的值0X8判斷寫才喿作結束，將CS 和WR拉高。與現(xiàn)有技術不同的是，本時鐘周期內(nèi)CPLD并不鎖存數(shù)據(jù)，而且CPLD 將根據(jù)LBCMD的值0X8判斷寫操作結束，將CS和WR拉高。時鐘周期8、RM9224在LBCMD上輸出0XE，表示傳輸結束。同時在LBAD 上不再輸出數(shù)據(jù)。CPLD的地址不再輸出。本時鐘周期內(nèi)，不僅在LBAD上不再輸出數(shù)據(jù)，同時CPLD的地址信號也不再輸出。時鐘周期9及以后、RM9224在LBCMD上輸出0XF，表示空閑。同時在 LBAD上不再輸出。CPLD沒有動作。與現(xiàn)有技術不同，從該時鐘周期后，CPLD將不再執(zhí)行動作。而現(xiàn)有技術 中，在時鐘周期9以后，CPLD還需執(zhí)行輸出地址A (23..0);輸出CS和WR信號為低，表示寫操作。同時在數(shù)據(jù)線上輸出數(shù)據(jù)EX 7..0 ); 輸出CS和WR信號拉高，表示寫操作結束； 在數(shù)據(jù)線上結束輸出； 結束輸出地址?？梢?，在寫操作實施中，通過節(jié)約CPLD的執(zhí)行，能夠減少執(zhí)行時間，降 低資源消耗。二、讀操作的實施。轉換器將通過第二控制總線引腳接收到的讀操作控制命令轉換成讀操作 控制信號通過第四控制總線引腳發(fā)送至數(shù)據(jù)存儲裝置；CPU處理器進行讀操作時，通過第一控制總線引腳向轉換器發(fā)送數(shù)據(jù)傳輸 控制命令，通過第 一地址和數(shù)據(jù)復用總線引腳接收數(shù)據(jù)存儲裝置發(fā)送的數(shù)據(jù)；轉換器將通過第二控制總線引腳接收到的數(shù)據(jù)傳輸控制命令轉換成讀操 作控制信號通過第四控制總線51腳發(fā)送至數(shù)據(jù)存儲裝置，并在通過第二控制總 線引腳接收到傳輸結束控制命令后，向數(shù)據(jù)存儲裝置發(fā)送傳輸結束控制信令。進一步的，還可以包括轉換器通過第二控制總線引腳接收到讀操作控制命令時，鎖存CPU處理 器通過第二地址和數(shù)據(jù)復用總線引腳接收到的地址信息，并將地址信息轉換成 地址信號后通過第二地址總線引腳發(fā)送至數(shù)據(jù)存儲裝置。同樣的，下面實施中，以CPU處理器采用RM9224、轉換器采用CPLD、 外圍設備數(shù)據(jù)存儲裝置采用FLASH為例進行說明讀操作的實施。圖11為讀操作實施時序示意圖，如圖所示，RM9224對外圍設備FLASH進行讀操作時各 時鐘周期如下時鐘周期l、 RM9224在LBCMD上輸出0X0,表示對片選0讀操作，以 及輸出高位地址。同時在LBAD上輸出高8位地址A ( 23..16 )。 CPLD才艮據(jù) LBCMD的值0X0判斷為讀操作，同時鎖存高位地址A( 23..16 ),輸出給FLASH。時鐘周期2、 RM9224在LBCMD上輸出0XD，表示輸出中間地址。同時 在LBAD上輸出中間地址A ( 15..8)。 CPLD鎖存中間地址A ( 15..8 )，輸出給 FLASH。時鐘周期3、 RM9224在LBCMD上輸出OXC，表示輸出最低地址。同時 在LBAD上輸出最低地址A (7..0)。 CPLD鎖存低位地址A ( 7..0 )，輸出給 FLASH。同時，CPLD將CS和RD信號輸出為低，表示讀操作，并一直保持 到時鐘周期7。本時鐘周期內(nèi)，與現(xiàn)有技術相比，CPLD鎖存低位地址A (7..0)后，無須 將所有的地址A (23..0)輸出給FLASH。時鐘周期4-6、RM9224在LBCMD上輸出0X8，表示數(shù)據(jù)傳輸。同時LBAD 上等待FLASH輸出數(shù)據(jù)D ( 7..0 )。本時鐘周期內(nèi)，現(xiàn)有技術為RM9224在LBCMD上輸出0X8,表示數(shù)據(jù) 傳輸。在時鐘周期6， CPLD讀FLASH輸出的數(shù)據(jù)。而，實施例中，在LBCMD上輸出0X8后，LBAD上便可以等待外圍設備 FLASH輸出數(shù)據(jù)D ( 7..0 ) 了 。時鐘周期7、 RM9224在LBCMD上出書0X8，表示數(shù)據(jù)傳輸。同時FLASH 在LBAD上輸出數(shù)據(jù)D(7..0)。 CPLD將CS和R信號拉高，表示讀操作結束。本時鐘周期內(nèi)，現(xiàn)有技術為RM9224在LBCMD上輸出0X8，表示數(shù)據(jù) 傳輸。同時FLASH在LBAD上輸出數(shù)據(jù)D ( 7..0 )。 CPLD將CS和R信號拉 高，表示讀操作結束。然后，CPLD還需將數(shù)據(jù)發(fā)送到LBAD (7..0)。而在本 實施例中由于數(shù)據(jù)并不經(jīng)過CPLD,因此CPLD無須執(zhí)行該步驟。時鐘周期8、 RM9224讀入LBAD上的數(shù)據(jù)。同時在LBCMD上輸出0XF， 表示傳輸結束，LBAD進入空閑。FLASH不再輸出。CPLD結束地址線A( 23..0 ) 的輸出。本時鐘周期內(nèi)，現(xiàn)有技術為RM9224讀入LBAD上的數(shù)據(jù)。同時在 LBCMD上輸出0XF，表示傳輸結束，LBAD進入空閑。FLASH不再輸出。 CPLD結束地址線A (23..0 )的輸出，CPLD還需執(zhí)行LBAD ( 7..0 )上的輸出。 而在本實施例中由于數(shù)據(jù)并不經(jīng)過CPLD，因此CPLD無須執(zhí)^f亍該步驟。時鐘周期9及以后、RM9224在LBCMD上輸出0XF，表示空閑。CPLD 無輸出。通過實施中各時鐘周期的執(zhí)行比較，可知在讀操作中，通過節(jié)約CPLD的 執(zhí)行，能夠減少執(zhí)行時間，降低資源消耗。由上述實施，可以看出，本發(fā)明實施中，將CPU處理器的LBCMD和LBAD 連接到數(shù)據(jù)存儲裝置，轉換器的輸出控制總線(CS、 WR、 RD)和地址總線提 供給外圍器件數(shù)據(jù)存儲裝置。CPU處理器的LBAD同時連接到外圍數(shù)據(jù)存儲 裝置的數(shù)據(jù)總線上，用以提供數(shù)據(jù)通道。然后，轉換器根據(jù)LBCMD判斷數(shù)據(jù)操作類型，并輸出相應的控制信號 (CS、 RD、 WR)給外圍器件數(shù)據(jù)存儲裝置。進一步的，轉換器根據(jù)LBCMD鎖存地址，并輸出給外圍器件數(shù)據(jù)存儲裝置。經(jīng)過以上方案，就可以保證CPU處理器和外圍器件數(shù)據(jù)存儲裝置的數(shù)據(jù) 操作。并且，由于CPU處理器對外圍器件的數(shù)據(jù)操作和轉換器對外圍器件的 數(shù)據(jù)操作同時進行，對CPU處理器而言，整個數(shù)據(jù)操作的速度不受影響。同 時，由于CPU處理器的地址數(shù)據(jù)復用總線和數(shù)據(jù)存儲裝置的數(shù)據(jù)總線直接相 連，在進行數(shù)據(jù)凈喿作時，數(shù)據(jù)無需經(jīng)過轉換器的處理，因此節(jié)省了轉換器的內(nèi) 部資源。明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權利要求及 其等同技術的范圍之內(nèi)，則本發(fā)明也意圖包含這些改動和變型在內(nèi)。
權利要求
1. 一種數(shù)據(jù)處理系統(tǒng)，其特征在于，包括CPU處理器，用于發(fā)送控制命令、地址信息，并進行數(shù)據(jù)操作，包括第一控制總線引腳、第一地址和數(shù)據(jù)復用總線引腳；數(shù)據(jù)存儲裝置，用于存儲數(shù)據(jù)，并根據(jù)控制信號、地址信號進行數(shù)據(jù)操作，包括第三控制總線引腳、第一地址總線引腳、數(shù)據(jù)總線引腳；轉換器，用于將CPU處理器發(fā)出的控制命令和地址信息轉換成數(shù)據(jù)存儲裝置格式的控制信號和地址信號，包括第二控制總線引腳、第二地址和數(shù)據(jù)復用總線引腳、第四控制總線引腳、第二地址總線引腳；其中第一控制總線引腳與第二控制總線引腳相連；第一地址和數(shù)據(jù)復用總線引腳與第二地址和數(shù)據(jù)復用總線引腳相連；第一地址和數(shù)據(jù)復用總線引腳與數(shù)據(jù)總線引腳相連；第三控制總線引腳與第四控制總線引腳相連；第一地址總線引腳與第二地址總線引腳相連。
2、 如權利要求1所述的系統(tǒng)，其特征在于，所述第四控制總線引腳包括 第一片選控制信號CS引腳、第一讀控制信號RD引腳、第一寫控制信號WR 引腳；第三控制總線引腳包括第二CS引腳、第二RD引腳、第二WR引腳； 其中，包括第一CS引腳與第二CS引腳相連、第一RD引腳與第二RD引 腳相連、第一 WR引腳與第二WR引腳相連。
3、 如權利要求l所述的系統(tǒng)，其特征在于，所述轉換器是CPLD。
4、 如權利要求1所述的系統(tǒng)，其特征在于，所述數(shù)據(jù)存儲裝置是FLASH。
5、 一種如權利要求1所述數(shù)據(jù)處理系統(tǒng)的數(shù)據(jù)處理方法，其特征在于， 包括如下步驟CPU處理器在進行數(shù)據(jù)操作時，通過第一控制總線引腳、第一地址和數(shù)據(jù)復用總線引腳發(fā)送控制命令與地址信息；轉換器在接收到控制命令與地址信息后，轉換成數(shù)據(jù)存儲裝置格式的控制 信號和地址信號，并發(fā)送至數(shù)據(jù)存儲裝置；數(shù)據(jù)存儲裝置才艮據(jù)控制信號與地址信號，響應CPU處理器通過第一地址 和數(shù)據(jù)復用總線引腳與數(shù)據(jù)存儲裝置數(shù)據(jù)總線引腳進行的數(shù)據(jù)操作。
6、 如權利要求5所述的方法，其特征在于，轉換器將通過第二控制總線引腳接收到的寫操作控制命令轉換成寫操作 控制信號通過第四控制總線引腳發(fā)送至數(shù)據(jù)存儲裝置；CPU處理器進行寫操作時，通過第一控制總線引腳向轉換器發(fā)送寫操作控 制命令，通過第一地址和數(shù)據(jù)復用總線引腳向數(shù)據(jù)存儲裝置發(fā)送數(shù)據(jù)；轉換器將通過第二控制總線引腳接收到的寫操作控制命令轉換成寫操作 控制信號通過第四控制總線51腳發(fā)送至數(shù)據(jù)存儲裝置，并在通過第二控制總線 引腳接收到傳輸結束控制命令后，向數(shù)據(jù)存儲裝置發(fā)送傳輸結束控制信令。
7、 如權利要求6所述的方法，其特征在于，進一步包括 轉換器通過第二控制總線引腳接收到寫操作控制命令時，鎖存CPU處理器通過第二地址和數(shù)據(jù)復用總線引腳接收到的地址信息，并將地址信息轉換成 地址信號后通過第二地址總線引腳發(fā)送至數(shù)據(jù)存儲裝置。
8、 如權利要求5所述的方法，其特征在于，轉換器將通過第二控制總線引腳接收到的讀操作控制命令轉換成讀操作 控制信號通過第四控制總線引腳發(fā)送至數(shù)據(jù)存儲裝置；CPU處理器進行讀操作時，通過第一控制總線引腳向轉換器發(fā)送數(shù)據(jù)傳輸 控制命令，通過第一地址和數(shù)據(jù)復用總線引腳接收數(shù)據(jù)存儲裝置發(fā)送的數(shù)據(jù)；轉換器將通過第二控制總線引腳接收到的數(shù)據(jù)傳輸控制命令轉換成讀操 作控制信號通過第四控制總線引腳發(fā)送至數(shù)據(jù)存儲裝置，并在通過第二控制總 線引腳接收到傳輸結束控制命令后，向數(shù)據(jù)存儲裝置發(fā)送傳輸結束控制信令。
9、 如權利要求8所述的方法，其特征在于，進一步包括轉換器通過第二控制總線引腳接收到讀操作控制命令時，鎖存CPU處理 器通過第二地址和數(shù)據(jù)復用總線？ 1腳接收到的地址信息，并將地址信息轉換成 地址信號后通過第二地址總線引腳發(fā)送至數(shù)據(jù)存儲裝置。
全文摘要
本發(fā)明公開了一種數(shù)據(jù)處理系統(tǒng)及數(shù)據(jù)處理方法，包括CPU處理器的地址和數(shù)據(jù)復用總線引腳與數(shù)據(jù)存儲裝置的數(shù)據(jù)總線引腳相連，CPU處理器在進行數(shù)據(jù)操作時，通過控制總線引腳、地址和數(shù)據(jù)復用總線引腳發(fā)送控制命令與地址信息；轉換器在接收到控制命令與地址信息后，轉換成數(shù)據(jù)存儲裝置格式的控制信號和地址信號，并發(fā)送至數(shù)據(jù)存儲裝置；數(shù)據(jù)存儲裝置根據(jù)控制信號與地址信號，響應CPU處理器通過地址和數(shù)據(jù)復用總線引腳與數(shù)據(jù)存儲裝置數(shù)據(jù)總線引腳進行的數(shù)據(jù)操作。使用本發(fā)明，CPU處理器對外圍器件的數(shù)據(jù)操作速度不受轉換器影響，在進行數(shù)據(jù)操作時，數(shù)據(jù)無需經(jīng)過轉換器的處理，節(jié)省了轉換器的內(nèi)部資源。
文檔編號G06F13/16GK101271441SQ200810105630
公開日2008年9月24日 申請日期2008年4月30日 優(yōu)先權日2008年4月30日
發(fā)明者寧 楊 申請人:北京星網(wǎng)銳捷網(wǎng)絡技術有限公司