專利名稱：具有多非易失性存儲器的存儲系統(tǒng)及其控制器與存取方法
技術領域：
本發(fā)明有關于 一種存儲系統(tǒng)及其控制器與方法，且特別是有關于 一種具 有多個非易失性存儲器芯片的存儲系統(tǒng)及其控制器與方法，其在較少使能信 號管腳的設計下執(zhí)行多個非易失性存儲器芯片的多信道存取與單一非易失性 存儲器芯片的單信道存取。
背景技術：
數(shù)字相機、手機相機與MP3在這幾年來的成長十分迅速，使得消費者 對存儲媒體的需求也急速增加。由于快閃存儲器(Flash Memory)具有數(shù)據(jù) 非易失性、省電、體積小與無機械結構等的特性，適合可攜式應用，最適合 使用于這類可攜式由電池供電的產(chǎn)品上。存儲卡就是一種以快閃存儲器作為 存儲媒體的存儲裝置。由于存儲卡體積小容量大且攜帶方便，所以已廣泛用 于個人重要數(shù)據(jù)的存儲。因此，近年快閃存儲器產(chǎn)業(yè)成為電子產(chǎn)業(yè)中相當熱 門的一環(huán)。
為了增加數(shù)據(jù)存取的容量， 一般存儲系統(tǒng)中的非易失性存儲器模塊(例 如，快閃存儲器模塊)會采用將多個存儲器芯片堆疊封裝成一個存儲器模塊， 此種存儲器模塊利用多個存儲器芯片交錯地(interleave)被存取，使得它在相同 時間內(nèi)的數(shù)據(jù)存取容量比以往只具有一個存儲器芯片所封裝成的存儲器還要 大。
圖1是根據(jù)習知技術繪示快閃存儲器存儲系統(tǒng)的概要方塊圖?？扉W存儲 器存儲系統(tǒng)100的控制器102可分別地通過第一芯片使能(Chip Enable)管腳 CE0、第二芯片使能管腳CE1、第三芯片使能管腳CE2與第四芯片使能管腳 CE3來使能第一快閃存儲器芯片104、第二快閃存儲器芯片106、第三快閃存 儲器芯片108與第四快閃存儲器芯片110。此外，控制總線112會連接在控 制器102、第一快閃存儲器芯片104、第二快閃存儲器芯片106、第三快閃存 儲器芯片108與第四快閃存儲器芯片110之間以傳送指令。另外，第一1/0 總線114會連接在控制器102、第一快閃存儲器芯片104與第三快閃存儲器芯片108之間以傳送數(shù)據(jù)，且第二I/0總線116會連接在控制器102、第二快 閃存儲器芯片106與第四快閃存儲器芯片110之間傳送數(shù)據(jù)。
在快閃存儲器存儲系統(tǒng)100中，例如當控制器102要對第一快閃存儲器 芯片104進行寫入數(shù)據(jù)時，控制器102需先通過第一芯片使能管腳CE0使能 第一快閃存儲器芯片104并且經(jīng)由控制總線112對第一快閃存儲器芯片104 下達寫入指令，之后第一 I/O總線114會傳送所寫入的數(shù)據(jù)。而在當控制器 102要對第一快閃存儲器芯片104與第二快閃存儲器芯片106同時進行寫入 時，控制器102會通過第一芯片使能管腳CE0使能第一快閃存儲器芯片104 且通過第二芯片使能管腳CE1使能第二快閃存儲器芯片106，然后經(jīng)由控制 總線112對第一快閃存儲器芯片104與第二快閃存儲器芯片106下達寫入指 令，以及同時通過第一I/0總線114與第二1/0總線116傳送所寫入的數(shù)據(jù)。
基于上述的配置，習知的非易失性存儲器存儲系統(tǒng)是使用多個芯片使能 管腳來分別地使能多個非易失性存儲器芯片以進行特定非易失性存儲器芯片 的單信道存取，同時亦可在分別使能非易失性存儲器芯片后通過多個I/O總
線來進行多重非易失性存儲器芯片的多信道存取。
雖然習知方法可達到對非易失性存儲器芯片進行單信道存取與多信道 存取，但由于此方法需要多個芯片使能管腳來分別使能多個非易失性存儲器 芯片，因此會增加非易失性存儲器存儲系統(tǒng)的體積。對于講求輕薄短小的可 攜式存儲卡來說是相當不利的。此外，使用多個芯片使能管腳亦會增加非易 失性存儲器存儲系統(tǒng)的成本。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明提供一種非易失性存儲器存儲系統(tǒng)，其在減少芯片使 能管腳的數(shù)目下可對多個非易失性存儲器芯片執(zhí)行多信道存取且亦可對單一 非易失性存儲器芯片執(zhí)行單信道存取。
本發(fā)明提供一種控制器，其所執(zhí)行的存取程序能夠使非易失性存儲器存 儲系統(tǒng)在減少芯片使能管腳的數(shù)目下可對多個非易失性存儲器芯片執(zhí)行多信 道存取且亦可對單一非易失性存儲器芯片執(zhí)行單信道存取。
本發(fā)明提供一種存取方法，其能夠使非易失性存儲器存儲系統(tǒng)在減少芯 片使能管腳的數(shù)目下可對多個非易失性存儲器芯片執(zhí)行多信道存取且亦可對 單一非易失性存儲器芯片執(zhí)行單信道存取。本發(fā)明提出一種非易失性存儲器存儲系統(tǒng)，其包括傳輸接口、存儲器模 塊與控制器。傳輸接口用以連接主機。存儲器模塊至少包括第一非易失性存 儲器芯片與第二非易失性存儲器芯片，其中第 一非易失性存儲器芯片與第二 非易失性存儲器芯片會通過芯片使能管腳同時接收芯片使能信號而使能。控 制器是耦接至傳輸接口與存儲器模塊且用以輸出芯片使能信號，其中當控制 器執(zhí)行多通道存取時，控制器會在以芯片使能信號使能第一非易失性存儲器 芯片與第二非易失性存儲器芯片后對第 一非易失性存儲器芯片與第二非易失
性存儲器芯片下達存取指令，并且當控制器執(zhí)行單通道存取時，控制器會在 以芯片使能信號使能第 一非易失性存儲器芯片與第二非易失性存儲器芯片后 對第一非易失性存儲器芯片與第二非易失性存儲器芯片的其中之一下達存取 指令且對第 一非易失性存儲器芯片與第二非易失性存儲器芯片的另 一個下達 非存取指令，其中非存取指令不會異動存儲在第 一非易失性存儲器芯片與第 二非易失性存儲器芯片中的數(shù)據(jù)。
在本發(fā)明的 一個實施例中，上述的非易失性存儲器存儲系統(tǒng)更包括多個 I/O總線與一控制總線，I/O總線分別地連接在第一非易失性存儲器芯片與控 制器之間以及第二非易失性存儲器芯片與控制器之間且用以傳送所存取的數(shù) 據(jù)，而控制總線連接在第一非易失性存儲器芯片、第二非易失性存儲器芯片
與該控制器之間且用以傳送控制器所下達的存取指令NAND存取指令。 在本發(fā)明的一個實施例中，上述的存取指令為寫入指令或讀取指令。 在本發(fā)明的一個實施例中，上述的非存取指令為重置指令或狀態(tài)查詢指令。
在本發(fā)明的一個實施例中，上述的第一非易失性存儲器芯片與第二非易 失性存儲器芯片為單級單元(Single Level Cell, SLC) NAND快閃存儲器芯片 或多級單元(Multi Level Cell, MLC)NAND快閃存儲器芯片。
在本發(fā)明的一個實施例中，上述的傳輸接口為PCI Express接口、 USB 接口、 IEEE 1394接口、 SATA接口、 MS接口、 MMC接口、 SD接口、 CF 接口或IDE接口 。
本發(fā)明提出一種控制器，其適用控制非易失性存儲器存儲系統(tǒng)的存儲器 模塊，存儲器模塊至少包括第一非易失性存儲器芯片與第二非易失性存儲器 芯片，并且第 一非易失性存儲器芯片與第二非易失性存儲器芯片會通過芯片 使能管腳同時接收芯片使能信號而使能，此控制器包括存儲器接口與微處理器。存儲器接口用以存取存儲器模塊。微處理器是耦接至存儲器接口且用以 輸出芯片使能信號，其中當控制器執(zhí)行多信道存取時，微處理器會在以芯片 使能信號使能第一非易失性存儲器芯片與第二非易失性存儲器芯片后對第一 非易失性存儲器芯片與第二非易失性存儲器芯片下達存取指令，并且當控制 器執(zhí)行單信道存取時，微處理器會在以芯片使能信號使能第 一非易失性存儲 器芯片與第二非易失性存儲器芯片后對第 一非易失性存儲器芯片與第二非易 失性存儲器芯片的其中之一下達存取指令，且對第一非易失性存儲器芯片與 第二非易失性存儲器芯片的另一個下達非存取指令，其中非存取指令不會異
動存儲在第 一非易失性存儲器芯片與第二非易失性存儲器芯片中的數(shù)據(jù)。 在本發(fā)明的一個實施例中，上述的存取指令為寫入指令或讀取指令。 在本發(fā)明的一個實施例中，上述的非存取指令為重置指令或狀態(tài)查詢指令。
在本發(fā)明的一個實施例中，上述的第 一非易失性存儲器芯片與第二非易
失性存儲器芯片為SLC (Single Level Cell) NAND快閃芯片或MLC (Multi Level Cell)NAND快閃芯片。
在本發(fā)明的一個實施例中，上述的非易失性存儲器存儲系統(tǒng)為USB隨 身碟、快閃存儲器卡或固態(tài)硬盤。
本發(fā)明提出一種存取方法，其適用存取非易失性存儲器存儲系統(tǒng)的存儲 器模塊，此存儲器模塊至少包括第 一非易失性存儲器芯片與第二非易失性存 儲器芯片，并且第一非易失性存儲器芯片與第二非易失性存儲器芯片會通過 芯片使能管腳同時接收芯片使能信號而使能，此存取方法包括判斷是否同時 存取的第 一非易失性存儲器芯片與第二非易失性存儲器芯片或僅存取第 一非 易失性存儲器芯片與第二非易失性存儲器芯片的其中之一。此存取方法也包 括當判斷同時存取第 一非易失性存儲器芯片與第二非易失性存儲器芯片時， 以芯片使能信號使能第 一非易失性存儲器芯片與第二非易失性存儲器芯片、 對第一非易失性存儲器芯片與第二非易失性存儲器芯片下達存取指令并且存 取第一非易失性存儲器芯片與第二非易失性存儲器芯片的數(shù)據(jù)。此存取方法 更包括當判斷僅存取第一非易失性存儲器芯片與第二非易失性存儲器芯片的 其中之一時，以芯片使能信號使能第一非易失性存儲器芯片與第二非易失性 存儲器芯片、對第 一非易失性存儲器芯片與第二非易失性存儲器芯片的其中 之一下達存取指令且對第一非易失性存儲器芯片與第二非易失性存儲器芯片的另 一個下達非存取指令并且存取第 一非易失性存儲器芯片與第二非易失性 存儲器芯片的其中之一的數(shù)據(jù)，其中非存取指令不會異動存儲在第一非易失 性存儲器芯片與第二非易失性存儲器芯片中的數(shù)據(jù)。
在本發(fā)明的一個實施例中，上述的存取指令為寫入指令或讀取指令。 在本發(fā)明的一個實施例中，上述的非存取指令為重置指令或狀態(tài)查詢指令。
本發(fā)明因采用單一芯片使能管腳連接多個非易失性存儲器芯片的結構 并且可針對不同非易失性存儲器芯片下達不同指令，因此可在減少芯片使能 管腳的數(shù)目下不但能執(zhí)行多通道存取亦能執(zhí)行單通道存取。
為讓本發(fā)明的上述特征和優(yōu)點能更明顯易懂，下文特舉較佳實施例，并 配合附圖，作詳細說明如下。


圖1是根據(jù)習知技術繪示非易失性存儲器存儲系統(tǒng)的概要方塊圖。
圖2是根據(jù)本發(fā)明實施例繪示非易失性存儲器存儲系統(tǒng)的概要方塊圖。 圖3是根據(jù)本發(fā)明實施例所繪示的存取方法的流程圖。
主要元件符號說明
100:非揮發(fā)性記憶體儲存系統(tǒng) 102:控制器
104、 106、 108、 110:快閃記憶體芯片
112、 114: 1/0匯流排
CE0、 CE1、 CE2、 CE3:芯片使能腳位
200:非揮發(fā)性記憶體儲存系統(tǒng)
202a、 202b、 202c、 202d:非揮發(fā)性記憶體芯片
204:控制器
204a:記憶體4妄口
204b:微處理器
206:傳輸介面
232、 234: I/O匯流排
250:控制匯流排S301、 S303、 S305、 S307、 S309、 S311、 S313、 S315:非揮發(fā)性記憶 體的存取步驟
具體實施例方式
圖2是根據(jù)本發(fā)明實施例繪示非易失性存儲器存儲系統(tǒng)的概要方塊圖。
請參照圖2,非易失性存儲器存儲系統(tǒng)200包括由第一非易失性存儲器 芯片202a、第二非易失性存儲器芯片202b、第三非易失性存儲器芯片202c 與第四非易失性存儲器芯片202d所組成的存儲器模塊、控制器204與傳輸接 口 206。通常非易失性存儲器存儲系統(tǒng)200會與主機(未繪示)一起使用，以使 主機可將數(shù)據(jù)存儲至非易失性存儲器存儲系統(tǒng)200或從非易失性存儲器存儲 系統(tǒng)200中讀取數(shù)據(jù)。在本實施例中，非易失性存儲器存儲系統(tǒng)200為存儲 卡。但必須了解的是，在本發(fā)明另一實施例中非易失性存儲器存儲系統(tǒng)200 亦可以是隨身碟或固態(tài)硬盤(Solid State Drive, SSD)。
第一非易失性存儲器芯片202a、第二非易失性存儲器芯片202b、第三 非易失性存儲器芯片202c與第四非易失性存儲器芯片202d是用以存儲數(shù)據(jù)。 在本實施例中，第一非易失性存儲器芯片202a、第二非易失性存儲器芯片 202b、第三非易失性存儲器芯片202c與第四非易失性存儲器芯片202d為單 級單元(Single Level Cell, SLC) NAND快閃存儲器芯片。然而，但本發(fā)明不 限于此，本發(fā)明亦可應用于多級單元(Multi Level Cell, MLC)NAND快閃存 儲器芯片或其它適合的非易失性存儲器芯片。
此外，必須了解的是，在此雖然是以具4個非易失性存儲器芯片的存儲 器模塊來進行說明，但存儲器模塊可以任何適當數(shù)目的非易失性存儲器芯片 來實施。
控制器204用以控制非易失性存儲器存儲系統(tǒng)200的整體運作，例如數(shù) 據(jù)的存儲、讀取與擦除等?？刂破?04是電性連接至存儲器模塊，特別是， 控制器204是通過第一芯片使能管腳CEO連接至第一非易失性存儲器芯片 202a與第二非易失性存儲器芯片202b，并且通過第二芯片使能管腳CE1連 接至第三非易失性存儲器芯片202c與第四非易失性存儲器芯片202d。第一芯 片使能管腳CEO與第二芯片使能管腳CE1用以傳遞控制器204所傳送的芯片 使能信號。
具體來說，當控制器204預期要對第一非易失性存儲器芯片202a、第二非易失性存儲器芯片202b、第三非易失性存儲器芯片202c或第四非易失性 存儲器芯片202d進行存取時，則控制器204必須先通過第一芯片使能管腳 CE0或第二芯片使能管腳CE1傳送芯片使能信號將第一非易失性存儲器芯片 202a、第二非易失性存儲器芯片202b、第三非易失性存儲器芯片202c或第四 非易失性存儲器芯片202d使能，其中當控制器204經(jīng)由第一芯片使能管腳 CEO傳送芯片使能信號時會同時使能第一非易失性存儲器芯片202a與第二非 易失性存儲器芯片202b,并且當控制器204經(jīng)由第二芯片使能管腳CE1傳送 芯片使能信號時會同時使能第三非易失性存儲器芯片202c與第四非易失性存 儲器芯片202d。
在此，控制器204包括存儲器接口 204a與微處理器204b。存儲器接口 204a是用以存取存儲器模塊。也就是，主機欲寫入至存儲器模塊的數(shù)據(jù)會經(jīng) 由存儲器接口 204a轉換為存儲器模塊所能接受的格式。微處理器204b是耦 接至存儲器接口 204a用以接收與處理主機所下達的指令，例如寫入數(shù)據(jù)、讀 取數(shù)據(jù)、擦除數(shù)據(jù)等。
值得一提的是，由于控制器204傳送芯片使能信號時會同時使能由一個 芯片使能管腳所一起連接的兩個非易失性存儲器芯片，因此控制器204的微 處理器204b會針對預期執(zhí)行單信道存取或多信道存取(例如，雙通道存取)而 下達不同的存取指令，其中單信道存取是指同一時間僅作動一個I/O總線來 存取單一非易失性存儲器芯片，而多信道存取是指同 一時間通過作動多個I/O 總線來存取多個非易失性存儲器芯片。
具體來說，例如當微處理器204b預期對第一非易失性存儲器芯片202a 與第二非易失性存儲器芯片202b進行平行寫入(或讀取)時，微處理器204b 會選擇經(jīng)由第 一芯片使能管腳CEO傳送芯片使能信號以使能第 一非易失性存 儲器芯片202a與該第二非易失性存儲器芯片202b，然后對第一非易失性存儲 器芯片202a與第二非易失性存儲器芯片202b同時下達的寫入(或讀取)指令。 另外，例如當微處理器204b預期對第一非易失性存儲器芯片202a執(zhí)行單一 寫入(或讀取)時，微處理器204b會選擇經(jīng)由第一芯片使能管腳CEO傳送芯片 使能信號以使能第一非易失性存儲器芯片202a,然后對第一非易失性存儲器 芯片202a下達的寫入(或讀取)指令。然而，在使能第一非易失性存儲器芯片 202a時第二非易失性存儲器芯片202b亦會同時被使能，因此微處理器204b 會對第二非易失性存儲器芯片202b下達不會異動其所存儲數(shù)據(jù)的非存取指令。在本實施例中，此非存取指令為重置指令，其僅會重置非易失性存儲器 芯片而不會對非易失性存儲器芯片進行任何寫入或讀取動作。在本發(fā)明另一 實施例中，此非存取指令亦可使用狀態(tài)查詢指令或其它不會更動非易失性存 儲器芯片內(nèi)部的值的指令。
此外，雖未繪示于本實施例，但控制器204可更包括存儲器管理模塊、 緩沖存儲器與電源管理模塊等一般快閃存儲器控制器常見的功能模塊。
傳輸接口 206用以連接主機。在本實施例中，傳輸接口 206為SD接口 。 然而，必須了解的是本發(fā)明不限于此，傳輸接口 206亦可以是PCI Express接 口、 IEEE 1394接口、 SATA接口、 MS接口、 MMC接口、 USB接口、 CF接 口、 IDE接口或其它適合的數(shù)據(jù)傳輸接口。
在本發(fā)明的一個實施例中，非易失性存儲器存儲系統(tǒng)200更包括第一 I/O總線232、第二1/0總線234與控制總線250。第一 I/O總線232與第二 I/O總線234用以配合控制總線250以符合傳輸協(xié)議的方式執(zhí)行指令及傳遞控 制器204所存取的數(shù)據(jù)。第一 I/O總線232是連接在第一非易失性存儲器芯 片202a、第三非易失性存儲器芯片202c與控制器204之間，以及第二I/0總 線234是連接在第二非易失性存儲器芯片202b、第四非易失性存儲器芯片 202d與控制器204之間。
在本實施例中，控制總線250包括RE(read enable,讀使能)、WE(write enable,寫使能)、CLE(command latch enable,命令鎖存使能)、ALE(address latch enable,地址鎖存使能)、WP(write protect,寫保護)與R/B(ready/busy output, 就緒/忙輸出)管腳。此控制總線250是連接在第一非易失性存儲器芯片202a、 第二非易失性存儲器芯片202b、第三非易失性存儲器芯片202c、第四非易失 性存儲器芯片202d與控制器204之間，并且用以配合I/0總線以符合傳輸協(xié) 議的方式執(zhí)行控制器204所下達的指令。
圖3是根據(jù)本發(fā)明實施例所繪示的存取方法的流程圖。
請參照圖3,當主機預期對非易失性存儲器存儲系統(tǒng)200進行存取(即寫 入或讀取指令)時，在步驟S301中微處理器204b會決定預期存取的非易失性 存儲器芯片。接著，在步驟S303中依據(jù)非易失性存儲器芯片的配置判斷是否 執(zhí)行多信道存取。
倘若在步驟S303中判斷執(zhí)行多通道存取(例如，同時存取第三非易失性 存儲器芯片202c與第四非易失性存儲器芯片202d的雙信道存取)時，則在步驟S305中會選擇對應的芯片使能管腳(例如，芯片使能管腳CE1)并傳送芯片 使能信號。之后在步驟S307中微處理器204b會對已使能的多個非易失性存 儲器芯片(例如，第三非易失性存儲器芯片202c與第四非易失性存儲器芯片 202d)下達存取指令。最后，在步驟S309中經(jīng)由多個I/O總線同時存取多個 非易失性存儲器芯片中的數(shù)據(jù)，例如經(jīng)由第一 I/O總線232傳遞對第三非易 失性存儲器芯片202c所存取的數(shù)據(jù)且經(jīng)由第二 I/O總線234傳遞對第四非易 失性記體202d所存取的數(shù)據(jù)。
倘若在步驟S303中判斷非執(zhí)行多通道存取(例如，僅對第一非易失性存 儲器芯片202a執(zhí)行單信道存取)時，則在步驟S311中會選擇對應的芯片使能 接腳(例如芯片使能管腳CEO)并傳送芯片使能信號。之后在步驟S313中微處 理器204b會對已使能且欲存取的非易失性存儲器芯片(例如，第一非易失性 存儲器芯片202a)下達存取指令，同時對已使能但不存取的非易失性存儲器芯 片(例如，第二非易失性存儲器芯片202b)下達非存取指令。最后，在步驟S315 中經(jīng)由對應I/O總線存取所欲存取的非易失性存儲器芯片中的數(shù)據(jù)，例如經(jīng) 由第一 I/O總線232傳遞對第一非易失性存儲器芯片202a所存取的數(shù)據(jù)。
綜上所述，本發(fā)明使用單一芯片使能管腳連接多個非易失性存儲器芯 片，以節(jié)省芯片使能管腳，縮小非易失性存儲器存儲系統(tǒng)的體積。此外，通 過微處理器對同時使能的非易失性存儲器芯片下達相同的存取指令以使得非 易失性存儲器存儲系統(tǒng)可進行多信道存取，并且通過微處理器對特定非易失 性存儲器芯片下達存取指令且對另外非易失性存儲器芯片下達非存取指令 (例如重置指令)以使得在單一芯片使能管腳連接多個非易失性存儲器芯片的 架構下亦可執(zhí)行單通道存取。
雖然本發(fā)明已以較佳實施例公開如上，然其并非用以限定本發(fā)明，任何 所屬技術領域中具有通常知識者，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作 些許的更動與潤飾，因此本發(fā)明的保護范圍當視后附的權利要求所限定的為 準。
權利要求
1.一種非易失性存儲器存儲系統(tǒng)，包括一傳輸接口，用以連接一主機；一存儲器模塊，至少包括一第一非易失性存儲器芯片與一第二非易失性存儲器芯片，該第一非易失性存儲器芯片與該第二非易失性存儲器芯片會通過一芯片使能管腳同時接收一芯片使能信號而使能；以及一控制器，耦接至該傳輸接口與該存儲器模塊且用以輸出該芯片使能信號，其中當該控制器執(zhí)行一多通道存取時，該控制器會使能該第一非易失性存儲器芯片與該第二非易失性存儲器芯片后對該第一非易失性存儲器芯片與該第二非易失性存儲器芯片下達一存取指令，并且當該控制器執(zhí)行一單通道存取時，該控制器會使能該第一非易失性存儲器芯片與該第二非易失性存儲器芯片后對該第一非易失性存儲器芯片與該第二非易失性存儲器芯片的其中之一下達該存取指令，且對該第一非易失性存儲器芯片與該第二非易失性存儲器芯片的另一個下達一非存取指令，其中該非存取指令不會異動存儲在該第一非易失性存儲器芯片與該第二非易失性存儲器芯片中的數(shù)據(jù)。
2. 如權利要求1所述的非易失性存儲器存儲系統(tǒng)，更包括多個I/O總線，分別地連接在該第一非易失性存儲器芯片與該控制器之 間以及該第二非易失性存儲器芯片與該控制器之間且用以傳送該控制器所下 達的該存取指令與該非存取指令或所存取的數(shù)據(jù)；以及一控制總線，連接在該第一非易失性存儲器芯片、該第二非易失性存儲 器芯片與該控制器之間且用以傳送該控制器所下達的該存取指令。
3. 如權利要求1所述的非易失性存儲器存儲系統(tǒng)，其中該存取指令為寫 入指令或讀取指令。
4. 如權利要求1所述的非易失性存儲器存儲系統(tǒng)，其中該非存取指令為 重置指令或狀態(tài)查詢指令。
5. 如權利要求1所述的非易失性存儲器存儲系統(tǒng)，其中該第一非易失性 存儲器芯片與該第二非易失性存儲器芯片為單級單元NAND快閃存儲器或多 級單元NAND快閃存儲器。
6. 如權利要求1所述的非易失性存儲器存儲系統(tǒng)，其中該傳輸接口為PCI Express接口 、 USB接口 、正EE 1394接口 、 SATA接口 、 MS接口 、 MMC 接口、 SD接口、 CF接口或IDE接口。
7. —種控制器，其適用控制一非揮性存儲器存儲系統(tǒng)的一存儲器模塊， 該存儲器模塊至少包括一第 一非易失性存儲器芯片與 一第二非易失性存儲器 芯片，并且該第 一非易失性存儲器芯片與該第二非易失性存儲器芯片會通過 一芯片使能管腳同時接收一芯片使能信號而使能，該控制器包括一存儲器接口，用以存取該存儲器模塊；以及 一微處理器，耦接至該存儲器接口且用以輸出該芯片使能信號， 其中當該微處理器執(zhí)行一多信道存取時，該微處理器會在以該芯片使能 信號使能該第一非易失性存儲器芯片與該第二非易失性存儲器芯片后對該第 一非易失性存儲器芯片與該第二非易失性存儲器芯片下達一存取指令，并且 當該微處理器執(zhí)行一單信道存取時，該微處理器會在以該芯片使能信號 使能該第一非易失性存儲器芯片與該第二非易失性存儲器芯片后對該第一非 易失性存儲器芯片與該第二非易失性存儲器芯片的其中之一下達該存取指 令，且對該第 一非易失性存儲器芯片與該第二非易失性存儲器芯片的另 一個 下達一非存取指令，其中該非存取指令不會異動存儲在該第一非易失性存儲 器芯片與該第二非易失性存儲器芯片中的數(shù)據(jù)。
8. 如權利要求7所述的控制器，其中該存取指令為寫入指令或讀取指令。
9. 如權利要求7所述的控制器，其中該非存取指令為重置指令或狀態(tài)查 詢指令。
10. 如權利要求7所述的控制器，其中該第一非易失性存儲器芯片與該 第二非易失性存儲器芯片為單級單元NAND快閃存儲器或多級單元NAND 快閃存儲器。
11 .如權利要求7所述的控制器，其中該非揮性存儲器存儲系統(tǒng)為一USB 隨身碟、 一快閃存儲卡或一固態(tài)硬盤。 '
12.—種存取方法，其適用存取一非揮性存儲器存儲系統(tǒng)的一存儲器模 塊，該存儲器模塊至少包括一第一非易失性存儲器芯片與一第二非易失性存 儲器芯片，并且該第一非易失性存儲器芯片與該第二非易失性存儲器芯片會 通過一芯片使能管腳同時接收一芯片使能信號而使能，該存取方法包括判斷是同時存取該第 一非易失性存儲器芯片與該第二非易失性存儲器芯片還是僅存取該第 一非易失性存儲器芯片與該第二非易失性存儲器芯片的 其中之一；當判斷同時存取該第 一非易失性存儲器芯片與該第二非易失性存儲器 芯片時，以該芯片使能信號使能該第 一非易失性存儲器芯片與該第二非易失 性存儲器芯片、對該第 一非易失性存儲器芯片與該第二非易失性存儲器芯片 下達一存取指令并且存取該第一非易失性存儲器芯片與該第二非易失性存儲 器芯片的數(shù)據(jù)；以及當判斷僅存取該第 一非易失性存儲器芯片與該第二非易失性存儲器芯 片的其中之一時，以該芯片使能信號使能該第 一非易失性存儲器芯片與該第 二非易失性存儲器芯片、對該第 一非易失性存儲器芯片與該第二非易失性存 儲器芯片的該其中之一下達該存取指令且對該第一非易失性存儲器芯片與該 第二非易失性存儲器芯片的另 一個下達一非存取指令并且存取該第 一非易失 性存儲器芯片與該第二非易失性存儲器芯片的該其中之一的數(shù)據(jù)，其中該非 存取指令不會異動存儲在該第一非易失性存儲器芯片與該第二非易失性存儲器芯片中的數(shù)據(jù)。
13. 如權利要求12所述的存取方法，其中該存^F又指令為寫入指令或讀取指令。
14. 如權利要求12所述的存取方法，其中該非存取指令為重置指令或狀 態(tài)查詢指令。
全文摘要
一種非易失性存儲器存儲系統(tǒng)，其包括傳輸接口、存儲器模塊與控制器。存儲器模塊包括第一與第二非易失性存儲器芯片，其中第一與第二非易失性存儲器芯片會通過相同芯片使能管腳從控制器中同時接收芯片使能信號。當執(zhí)行多通道存取時，第一與第二非易失性存儲器芯片會在使能后接收到存取指令，并且當執(zhí)行單通道存取時，第一與第二非易失性存儲器芯片會在使能后分別地接收到存取指令NAND存取指令，其中非存取指令不會異動第一與第二非易失性存儲器芯片中的數(shù)據(jù)?；耍稍谳^少芯片使能管腳的數(shù)目下執(zhí)行多信道存取與單信道存取。
文檔編號G06F3/06GK101609712SQ200810125308
公開日2009年12月23日 申請日期2008年6月18日 優(yōu)先權日2008年6月18日
發(fā)明者葉志剛, 朱健華, 楊俊勇, 梁立群, 鄭國義 申請人:群聯(lián)電子股份有限公司