專利名稱：Fpga下載方法和裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通信領(lǐng)域，尤其涉及一種FPGA下載方法和裝置。
背景技術(shù)：
隨著嵌入式技術(shù)的發(fā)展，嵌入式設(shè)備的集成性和編程靈活性曰 益l是高，控制現(xiàn)場可編程門陣列(Field Programmable Gate Array ， 簡稱為FPGA)作為一種邏輯電路器件，由于其具有靜態(tài)可重復(fù)編 程或在線動態(tài)重構(gòu)的特點，已廣泛地應(yīng)用于嵌入式設(shè)備特別是通信 設(shè)備上，其能夠提高嵌入式設(shè)備的集成性、靈活性和通用能力。
FPGA需要在FPGA邏輯代碼下載成功后才能工作。目前，可 以通過多種方式下載FPGA,例如，在FPGA調(diào)試階段， 一般通過 聯(lián)合測試-f亍動組(Joint Test Action Group ，簡稱為JTAG )的方式下 載FPGA邏輯代碼，在FPGA運行階段，嵌入式設(shè)備的嵌入式軟件 一般通過FPGA管腳進(jìn)4于下載。
目前，對嵌入式設(shè)備的功能集成度和復(fù)雜度要求越來越高，嵌 入式設(shè)備上集成了幾片甚至數(shù)十片的FPGA，嵌入式設(shè)備需要花費 大量的時間才能將所有的FPGA—次下載完成。如果需要對嵌入式 設(shè)備中的一片或幾片F(xiàn)PGA進(jìn)行升級，則需要對嵌入式設(shè)備上所有 的FPGA都進(jìn)行重新下載升級，這樣會影響嵌入式設(shè)備的正常功能 或?qū)е聵I(yè)務(wù)時間的中斷。

發(fā)明內(nèi)容
考慮到相關(guān)技術(shù)中存在的對嵌入式設(shè)備中的 一 片或幾片F(xiàn)PGA 進(jìn)行升級時，需要對嵌入式設(shè)備上所有的FPGA都進(jìn)行重新下載升 級，影響嵌入式設(shè)備的正常功能或?qū)е聵I(yè)務(wù)時間的中斷的問題而提 出本發(fā)明，為此，本發(fā)明的主要目的在于提供一種FPGA下載方法 及裝置，以解決上述問題。
才艮據(jù)本發(fā)明的一個方面，4是供一種FPGA下載方法。
才艮據(jù)本發(fā)明的FPGA下載方法包括將設(shè)備中所有控制現(xiàn)場可 編程門陣列即FPGA的邏輯代碼進(jìn)行合并，生成合并代碼；在合并 代碼的預(yù)定位置設(shè)置邏輯代碼信息，邏輯代碼信息包括設(shè)備中所有 邏輯代碼的總數(shù)目、每個FPGA的邏輯代碼的序號、偏移地址、和 代碼長度，其中，邏輯代碼的偏移地址為邏輯代碼對應(yīng)的FPGA的 有效邏輯代碼的起始位置，預(yù)定位置為合并代碼的頭位置；向設(shè)備 發(fā)送升級命令，升級命令中包括需要升級的一個或多個FPGA的邏 輯代碼對應(yīng)的序號；根據(jù)需要升級的一個或多個FPGA的邏輯代碼 的序號從合并代碼的邏輯代碼信息中確定需要升級的 一 個或多個 FPGA的邏輯代碼的偏移地址、代碼長度；根據(jù)確定的邏輯代碼的 偏移地址、代碼長度對相應(yīng)的邏輯代碼進(jìn)行下載。
其中，邏輯代碼相同的多個FPGA對應(yīng)相同的序號、偏移地址、 代碼長度。
進(jìn)一步地，該方法還包括將邏輯代碼相同的FPGA并聯(lián)連接； 將邏輯^碼不同的FPGA串耳關(guān)連才妄。
根據(jù)本發(fā)明的另 一個方面，提供一種FPGA下載裝置。根據(jù)本發(fā)明的FPGA下載裝置包括合并模塊，用于將設(shè)備中 所有控制現(xiàn)場可編程門陣列即FPGA的邏輯代碼進(jìn)行合并，生成合 并代碼；配置模塊，用于在合并代碼的預(yù)定位置設(shè)置邏輯代碼信息， 邏輯代碼信息包括每個FPGA的邏輯代碼的序號、偏移地址、和代 碼長度，其中，邏輯代碼的偏移地址為邏輯代碼對應(yīng)的FPGA的有 效邏輯代碼的起始位置，預(yù)定位置為合并代碼的頭位置；發(fā)送^f莫塊， 用于向設(shè)備發(fā)送升級命令，升級命令中包括需要升級的一個或多個 FPGA的邏輯代碼對應(yīng)的序號；處理模塊，用于根據(jù)需要升級的一 個或多個FPGA的邏輯代碼的序號/人合并代碼的邏輯代碼信息中確 定需要升級的一個或多個FPGA的邏輯代碼的偏移地址、代碼長度； 下載模塊，用于根據(jù)確定的邏輯代碼的偏移地址、代碼長度對相應(yīng) 的邏輯代碼進(jìn)行下載。
進(jìn)一步地，該裝置還包括連接操作模塊，用于將邏輯代碼相同 的FPGA并耳關(guān)連4妄，并將邏輯代碼不同的FPGA串耳關(guān)連才妄。
通過本發(fā)明的上述至少 一個纟支術(shù)方案，通過在合并代碼的預(yù)定 位置設(shè)置合并信息，記錄各FPGA對應(yīng)的相關(guān)信息，實現(xiàn)對一個或 多個FPGA的進(jìn)4亍升級下載，解決了需要對i殳備上所有的FPGA的 邏輯代碼都進(jìn)行重新下載的問題，相比于現(xiàn)有技術(shù)，減小了設(shè)備的
業(yè)務(wù)中斷時間。


附圖用來才是供對本發(fā)明的進(jìn)一步理解，并且構(gòu)成說明書的一部 分，與本發(fā)明的實施例一起用于解釋本發(fā)明，并不構(gòu)成對本發(fā)明的 限制。在附圖中
圖1是才艮據(jù)本發(fā)明方法實施例的FPGA下載方法的流程圖2是才艮據(jù)本發(fā)明實施例的CPU與FPGA的連4妄關(guān)系示意圖；圖3是#4居本發(fā)明方法實施例的FPGA下載方法的詳細(xì)處理流 程圖4是4艮據(jù)圖3所示方法的詳細(xì)處理流程圖； 圖5是4艮據(jù)本發(fā)明方法實施例的合并代碼的示意圖； 圖6是才艮據(jù)本發(fā)明裝置實施例的FPGA下載裝置的結(jié)構(gòu)框圖。
具體實施例方式
功能概述
目前，多片F(xiàn)PGA下載方法或系統(tǒng)主要考慮i殳備上相同型號的 多片F(xiàn)GPA下載相同的邏輯代碼的情況，在這種情況下，可以通過 使用硬件的方法來減小下載時間。由于目前的方法只針對設(shè)備相同 型號的FPGA使用相同邏輯代碼的情況，但大多數(shù)設(shè)備可能會采用 多片不同型號的FPGA來完成其復(fù)雜的功能，因此需要對設(shè)備的 FPGA全部重新下載。同時，目前的方法只是乂人石更件的角度考慮下 載方法或系統(tǒng)?？梢钥闯觯F(xiàn)有方法在夾少對多片F(xiàn)PGA特別是不同 型號的FPGA在同 一設(shè)備或單板使用條件下，靈活控制其中的某片 或某幾片F(xiàn)PGA下載的情況，往往因局部FPGA的升級而造成所有 的FPGA需要重達(dá)斤下載，這增;&口了 FPGA下載所需時間。
本發(fā)明的主要思路是根據(jù)邏輯代碼構(gòu)造合并代碼，通過在合 并代碼的預(yù)定位置設(shè)置合并信息，記錄各FPGA對應(yīng)的相關(guān)信息， 即合并代碼中的各邏輯代碼的序號、偏移位置、代碼長度等，實現(xiàn) 對一個或多個FPGA的進(jìn)行升級下載，其中，如果設(shè)備中有多片相 同型號的FPGA使用相同邏輯代碼，則只需要一份相同的邏輯代碼 與其他不同的邏輯、<碼進(jìn)4亍合并。下面將結(jié)合附圖詳細(xì)描述本發(fā)明。 方法實施例
在下文中，術(shù)語"存儲介質(zhì)"可以表示用于存儲數(shù)據(jù)的一種或
多種裝置，包括只讀存儲器(ROM)、隨機存取存儲器(RAM)、 磁RAM、磁心存儲器、磁盤存儲介質(zhì)、光存儲介質(zhì)、閃存裝置和/ 或用于存儲信息的其他機器可讀介質(zhì)。術(shù)語"機器可讀介質(zhì)"包括 但不限于便攜式或固定存儲裝置、光存儲裝置、無線通道或能夠存 儲、容納、或承載指令和/或數(shù)據(jù)的各種其他介質(zhì)。
另外，可以通過硬件、軟件、固件、中間件、微碼、硬件描述 語言或其組合來實現(xiàn)實施例。當(dāng)用軟件、固件、中間件或樣t碼來實 現(xiàn)時，可以在諸如存4諸介質(zhì)的才幾器可讀介質(zhì)中存4諸用于扭^亍必要任 務(wù)的程序代碼或碼段。(多個)處理器可以執(zhí)行必要任務(wù)。碼段可以 表示進(jìn)程、函數(shù)、子程序、程序、例行程序、子例行程序、模塊、 對象、軟件包、類、或指令、數(shù)據(jù)結(jié)構(gòu)、或程序語言的任意組合。 通過傳輸和/或接收信息、數(shù)據(jù)、自變量、或存儲內(nèi)容來將碼段耦合 到另一碼段或硬件電路。信息、自變量、參數(shù)、數(shù)據(jù)等可以經(jīng)由包 括存儲器共享、消息傳遞、令牌傳遞、網(wǎng)絡(luò)傳輸?shù)鹊娜我夂线m方式 來傳遞、傳輸、或傳送。
需要說明的是，為了便于描述，在下文中以步驟的形式示出并 描述了本發(fā)明的方法實施例的技術(shù)方案，在下文中所示出的步驟可 以在諸如一組計算才幾可批^亍指令的計算才幾系統(tǒng)中扭^亍。雖然在相關(guān) 的附圖中示出了邏輯順序，^f旦是在某些情況下，可以以不同于此處 的順序執(zhí)行所示出或描述的步驟。才艮據(jù)本發(fā)明實施例，^是供了 一種FPGA下載方法。
圖1是根據(jù)本發(fā)明實施例的FPGA下載方法的流程圖，如圖1 所示，該方法包4舌以下步-驟
步驟S102，將設(shè)備中所有控制現(xiàn)場可編程門陣列(FPGA)的 邏輯代碼進(jìn)行合并，生成合并代碼；
步驟S104，在合并代碼的預(yù)定位置設(shè)置邏輯代碼信息，邏輯代 碼信息包括每個FPGA的邏輯代碼的序號、偏移地址、和代碼長度；
步驟S106,向設(shè)備發(fā)送升級命令，該升級命令中包括需要升級 的一個或多個FPGA的邏輯 ;馬7于應(yīng)的序號；
步驟S108,才艮據(jù)需要升級的一個或多個FPGA的邏輯代碼的序 號從合并代碼的邏輯代碼信息中確定需要升級的一個或多個FPGA 的邏輯代碼的偏移地址、代碼長度；
步驟SllO，才艮據(jù)確定的邏輯代碼的偏移地址、4戈碼長度對相應(yīng) 的邏輯代碼進(jìn)行下載。
通過本發(fā)明實施例提供的技術(shù)方案，通過在合并代碼的預(yù)定位 置設(shè)置合并信息，記錄各FPGA對應(yīng)的相關(guān)信息，實現(xiàn)對一個或多 個FPGA的進(jìn)行升級下載，解決了需要對設(shè)備上所有的FPGA的邏 輯代碼都進(jìn)行重新下載的問題，且極大地降低了設(shè)備的業(yè)務(wù)中斷時 間。
優(yōu)選地，本發(fā)明實施例對FPGA與CPU的物理連接進(jìn)行了規(guī) 定，如圖2所示，使用不同邏輯代碼的各FPGA與CPU串聯(lián)連接， 而使用相同邏輯代碼的各FPGA之間與CPU并聯(lián)連接。圖3是才艮才居本發(fā)明方法實施例的FPGA下載方法的詳細(xì)處理流 程圖，需要"i兌明的是，為了^f更于理解，可以將描述的步驟分為兩個 階段第一階段(步驟S301至步驟S306)，在該階段說明了下載 FPGA邏輯代碼之前的工作；第二階段(步驟S307至步驟S316 )， 該階賴:說明了 FPGA邏輯代碼的下載過程。下面分別結(jié)合圖3對兩 個階^殳的處理進(jìn)^f亍詳細(xì)"i兌明，3口圖3所示，主要包4舌以下處理
步驟S301:獲取設(shè)備中所有FPGA的邏輯代碼作為待合并代碼， 需要說明的是，如果設(shè)備中有多片F(xiàn)PGA使用相同的邏輯代碼，則 只需獲取一份該相同的邏輯代碼；
步驟S302:將步驟S301中的多個待合并代碼進(jìn)行合并，生成 合并代碼(對應(yīng)于上述的步驟S102)，并記錄合并代碼的合并信息 (即，上文所述的邏輯^碼信息)(對應(yīng)于上述的步驟S104)，將該 合并信息設(shè)置在合并代碼的預(yù)定位置上，例如，可以將合并信息放 置在合并代碼的起始位置上，即合并代碼的頭位置，其中，該合并 信息包括所有邏輯代碼的總數(shù)目、每個邏輯代碼的序號、偏移地址、 和代碼長度等信息；
步驟S303:將合并代碼保存至設(shè)備存儲器的存儲區(qū)域內(nèi)或其他 存儲介質(zhì)中；
步驟S304:判斷是否對需要下載的FPGA進(jìn)行單獨下載，在判 斷結(jié)果為是的情況下，進(jìn)4于到步駛《S305;否則，進(jìn)^f于到步-驟S306;
步驟S305:向設(shè)備發(fā)送FPGA升級命令(對應(yīng)于上述的步驟 S106),并在升級命令中添加單獨下載標(biāo)識和需要升級的FPGA對 應(yīng)的邏輯4、碼序號，即，將單獨下載標(biāo)識和需要升級的FPGA對應(yīng) 的邏輯代碼序號作為命令參數(shù)；
步驟S306:向設(shè)備發(fā)送FPGA升級命令；步驟S307:判斷設(shè)備是否收到升級命令，在判斷結(jié)果為是的情 況下，進(jìn)行到步驟S307;否則，返回步驟S306;
步驟S308:從設(shè)備存儲器的存儲區(qū)域中獲取合并代碼，并設(shè)置 單獨下載計數(shù)；
步驟S309:判斷升級命令中是否有單獨下載標(biāo)識，在判斷結(jié)果 為是的情況下，進(jìn)^亍到步-驟S310;否則，進(jìn)4亍到步-驟S316;
步驟S310:判斷升級命令中是否有邏輯代碼序號，在判斷結(jié)果 為是的情況下，進(jìn)行到步驟S311;否則，進(jìn)行到步驟S314;
步驟S311:將單獨下載計凄t加l，并指向下一個命令參凄欠；
步驟S312:判斷命令參數(shù)中是否有相匹配的邏輯代碼的序號， 在判斷結(jié)果為是的情況下，進(jìn)行到步驟S313;否則，進(jìn)行到步驟 S315;
步驟S313: 4艮據(jù)邏輯代碼的序號確定該邏輯^C碼的偏移地址、 代碼長度(對應(yīng)于上述的步驟S108)，并對相應(yīng)的邏輯代碼下載到 相應(yīng)的FPGA中(對應(yīng)于上述的步驟SllO)，之后，返回步驟S310 執(zhí)行相應(yīng)的操作；
步驟S314:判斷下載計數(shù)是否為0，在判斷結(jié)果為是的情況下， 進(jìn)4亍到步驟S315;否則，流禾呈結(jié)束；
步驟S315:上報相關(guān)錯誤信息；
步驟S316:遍歷合并信息中的所有信息，才艮據(jù)信息將對應(yīng)的 FPGA邏輯代碼下載到序號對應(yīng)的FPGA中。下面結(jié)合具體實例，對本發(fā)明時實施例的方法進(jìn)行詳細(xì)說明。
假設(shè)在SDH傳輸設(shè)備中有一單板B使用了四片F(xiàn)PGA,其中，兩片 相同型號的FPGA為Fl、 F2，其使用相同邏輯代碼Dl,另外兩片 FPGA為F3、 F4,使用的邏輯代碼分別為D2、 D3,如需要對該單 板的F1、 F2進(jìn)行單獨下載，如圖4所示，可以通過以下步驟實施
步驟S401:將D1、 D2、 D3進(jìn)行，生成合并代碼D(對應(yīng)于上 述的步驟S102 ),并i己錄合并^石馬合并4言息Filelnfo (對應(yīng)于上述的 步驟S104)，例如，如圖5所示，可以將Filelnfo》文置在D的起始 位置、Dl、 D2、 D3按照順序排列在Filelnfo后，其中Filelnfo包括 所有邏輯代碼的凄t目3、 Dl的邏輯4戈碼的序號N1、 Dl在D中偏移 地址A1、 D1的代碼長度L1、 D2的邏輯代碼的序號N2、 D2的在 D中偏移地址A2、 D2的代碼長度L2、 D3的邏輯代碼的序號N3、 D3的在D中偏移;也址A3、 D3的^碼長度L3;
步驟S402:將D保存至B的一塊存儲區(qū)域內(nèi)；
步驟S403:向B發(fā)送FPGA升級命令C (對應(yīng)于上述的步驟 S106),在C中添加單獨下載標(biāo)識I，并將N1作為命令參數(shù)；
步驟S404:設(shè)備B收到FPGA升級命令C后，從保存D的存 儲區(qū)域內(nèi)獲取D，并i殳置單獨下載計凄tS;
步驟S405:判斷升級命令C中是否有單獨下載標(biāo)識，在判斷結(jié) 果為是的情況下，執(zhí)行步驟S407;否則執(zhí)行步驟S406;
步驟S406:遍歷合并信息中的所有信息，根據(jù)信息將對應(yīng)的 FPGA邏輯代碼下載到序號對應(yīng)的FPGA中；
步驟S407:判斷升級命令中C是否有邏輯代碼序號，在判斷結(jié) 果為是的情況下，進(jìn)^于到步驟S408;否則，進(jìn)4于到步驟S410;步驟S408:將單獨下載計數(shù)S加l,并指向下一個命令參數(shù)；
步驟S409:從D的Filelnfo中找到代碼序號為Nl的下載相關(guān) 信息Al和L1 (對應(yīng)于上述的步驟S108),并根據(jù)A1和L1，在D 中找到相對應(yīng)的Dl，將D1下載到Fl、 F2中(對應(yīng)于上述的步驟 S110);
步驟S410:判斷下載計數(shù)S是否為O,在判斷結(jié)果為是的情況 下，流禾呈結(jié)束；否則，進(jìn)4亍到步艱《S411。
裝置實施例
根據(jù)本發(fā)明實施例，提供了一種FPGA下載裝置，圖6示出了 沖艮據(jù)本發(fā)明實施例的FPGA下載裝置的結(jié)構(gòu)框圖，如圖6所示，該 裝置包括合并模塊IO、配置模塊20、發(fā)送模塊30、處理模塊40和 下載才莫塊50;上述各4莫塊可以分立i殳置，部分地位于下文4是到的設(shè) 備當(dāng)中，也可以整體作為獨立于設(shè)備的裝置而存在。
下面對各模塊的功能進(jìn)行說明。
合并模塊10，用于將設(shè)備中所有控制現(xiàn)場可編程門陣列即 FPGA的邏輯代碼進(jìn)行合并，生成合并代碼；例如，該才莫塊可用于 執(zhí)行上述的步驟S102;
配置模塊20，連接至合并模塊IO,用于在合并模塊10輸出的 合并代碼的預(yù)定位置設(shè)置邏輯代碼信息，邏輯代碼信息包括每個 FPGA的邏輯代碼的序號、偏移地址、和代碼長度，其中，該預(yù)定 位置可以為合并代碼的頭位置，邏輯代碼的偏移地址為所述邏輯代 碼對應(yīng)的FPGA的有效邏輯代碼的起始位置，例如，可以利用該才莫 塊執(zhí)行上述的步驟S104,生成如圖5所示的合并代碼；發(fā)送模塊30，用于向設(shè)備發(fā)送升級命令，升級命令中包括需要 升級的一個或多個FPGA的邏輯^石馬只于應(yīng)的序號；例如，該才莫塊可 用于扭一f于上述的步驟S106;
處理模塊40，連接至發(fā)送模塊30和配置模塊20，用于根據(jù)發(fā) 送模塊30中需要升級的一個或多個FPGA的邏輯代碼的序號從配 置模塊20的合并代碼的邏輯代碼信息中確定需要升級的一個或多 個FPGA的邏輯代碼的偏移地址、代碼長度；例如，該才莫塊可用于 #^亍上述的步驟S108;
下載纟莫塊50，連接至處理才莫塊40，用于一艮據(jù)處理一莫塊40確定 的邏輯代碼的偏移地址、代碼長度對相應(yīng)的邏輯代碼進(jìn)行下載；例 如，該模塊可用于執(zhí)行上述的步驟SllO。
另外，上述裝置還可以包括還包括連接操作模塊，用于將邏輯 代碼相同的FPGA并聯(lián)連接，并將邏輯代碼不同的FPGA串聯(lián)連接， 例如，可以利用該連4妄:操作才莫塊將生成如圖2所示的連4^關(guān)系示意 圖。
通過本發(fā)明實施例提供的FPGA的下載裝置，通過在合并代碼 的預(yù)定位置設(shè)置合并信息，記錄各FPGA對應(yīng)的相關(guān)信息，實現(xiàn)對 一個或多個FPGA的進(jìn)行升級下載，解決了需要對設(shè)備上所有的 FPGA的邏輯代碼都進(jìn)行重新下載的問題，且極大地降低了設(shè)備的 業(yè)務(wù)中斷時間。
如上，借助于本發(fā)明提供的FPGA下載方法和/或裝置，通過在 合并代碼的預(yù)定位置設(shè)置合并信息，記錄各FPGA對應(yīng)的相關(guān)信息， 實現(xiàn)對一個或多個FPGA的進(jìn)行升級下載，解決了需要對設(shè)備上所 有的FPGA的邏輯代碼都進(jìn)行重新下載的問題，且極大地降低了設(shè)備的業(yè)務(wù)中斷時間，增加了軟件參與控制，減少了局限性，增加了 靈活性。
以上^f又為本發(fā)明的優(yōu)選實施例而已，并不用于限制本發(fā)明，對 于本領(lǐng)域的技術(shù)人員來說，本發(fā)明可以有各種更改和變化。凡在本 發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均 應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1. 一種FPGA下載方法，其特征在于，包括將設(shè)備中所有控制現(xiàn)場可編程門陣列即FPGA的邏輯代碼進(jìn)行合并，生成合并代碼；在所述合并代碼的預(yù)定位置設(shè)置邏輯代碼信息，所述邏輯代碼信息包括每個FPGA的邏輯代碼的序號、偏移地址、和代碼長度；向所述設(shè)備發(fā)送升級命令，所述升級命令中包括需要升級的一個或多個FPGA的邏輯代碼對應(yīng)的序號；根據(jù)所述需要升級的一個或多個FPGA的邏輯代碼的序號從所述合并代碼的所述邏輯代碼信息中確定需要升級的一個或多個FPGA的邏輯代碼的偏移地址、代碼長度；根據(jù)確定的所述邏輯代碼的偏移地址、代碼長度對相應(yīng)的邏輯代碼進(jìn)行下載。
2. 根據(jù)權(quán)利要求1所述的方法，其特征在于，邏輯代碼相同的多 個FPGA對應(yīng)相同的序號、偏移地址、代碼長度。
3. 根據(jù)權(quán)利要求1所述的方法，其特征在于，所述邏輯代碼的偏 移地址為所述邏輯代碼對應(yīng)的FPGA的有效邏輯代碼的起始 位置。
4. 根據(jù)權(quán)利要求1所述的方法，其特征在于，所述邏輯代碼信息 還包括所述設(shè)備中所有邏輯代碼的總數(shù)目。
5. 根據(jù)權(quán)利要求1所述的方法，其特征在于，所述方法還包括將邏輯代碼相同的FPGA并聯(lián)連接； 將邏輯代碼不同的FPGA串聯(lián)連接。
6. 根據(jù)權(quán)利要求1至5中任一項所述的方法，其特征在于，所述 預(yù)定位置為所述合并代碼的頭位置。
7. —種FPGA下載裝置，其特征在于，包括合并模塊，用于將設(shè)備中所有控制現(xiàn)場可編程門陣列即 FPGA的邏輯代碼進(jìn)行合并，生成合并代碼；配置模塊，用于在所述合并代碼的預(yù)定位置設(shè)置邏輯代碼 信息，所述邏輯代碼信息包括每個FPGA的邏輯代碼的序號、 偏移地址、和代碼長度；發(fā)送模塊，用于向所述設(shè)備發(fā)送升級命令，所述升級命令 中包括需要升級的一個或多個FPGA的邏輯代碼對應(yīng)的序號；處理才莫塊，用于才艮據(jù)所述需要升級的一個或多個FPGA的需要升級的一個或多個FPGA的邏輯^碼的偏移i也址、^f戈碼長 度；下載模塊，用于根據(jù)確定的所述邏輯代碼的偏移地址、代 碼長度對相應(yīng)的邏輯代碼進(jìn)行下載。
8. 根據(jù)權(quán)利要求7所述的裝置，其特征在于，所述裝置還包括連 接操作模塊，用于將邏輯代碼相同的FPGA并聯(lián)連接，并將邏 輯4義碼不同的FPGA串if關(guān)連才妄。
9. 根據(jù)權(quán)利要求7或8所述的裝置，其特征在于，所述邏輯代碼 的偏移地址為所述邏輯^碼對應(yīng)的FPGA的有歲文邏輯-代碼的 起始位置。
10. 根據(jù)權(quán)利要求7或8所述的裝置，其特征在于，所述預(yù)定位置 為所述合并代碼的頭位置。
全文摘要
本發(fā)明公開了FPGA下載方法和裝置，該方法包括將設(shè)備中所有FPGA的邏輯代碼進(jìn)行合并，生成合并代碼；在合并代碼的預(yù)定位置設(shè)置邏輯代碼信息，邏輯代碼信息包括每個FPGA的邏輯代碼的序號、偏移地址、和代碼長度；向設(shè)備發(fā)送升級命令，升級命令中包括需要升級的一個或多個FPGA的邏輯代碼對應(yīng)的序號；根據(jù)需要升級的一個或多個FPGA的邏輯代碼的序號從合并代碼的邏輯代碼信息中確定需要升級的一個或多個FPGA的邏輯代碼的偏移地址、代碼長度；根據(jù)確定的邏輯代碼的偏移地址、代碼長度對相應(yīng)的邏輯代碼進(jìn)行下載。通過本發(fā)明，解決了需要對設(shè)備上所有的FPGA的邏輯代碼進(jìn)行重新下載的問題，極大地降低了設(shè)備的業(yè)務(wù)中斷時間。
文檔編號G06F9/445GK101436139SQ20081016968
公開日2009年5月20日 申請日期2008年10月9日 優(yōu)先權(quán)日2008年10月9日
發(fā)明者楊宇曦 申請人:中興通訊股份有限公司