專利名稱：：輸入輸出處理器的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種輸入輸出處理器(IOProcessor),特別是涉及一種內(nèi)部具有內(nèi)嵌式中央處理器(embeddedCPU)且可選擇性地連接外接式中央處理器(externalCPU)的輸入輸出處理器。
背景技術(shù)：
：傳統(tǒng)儲存虛擬化系統(tǒng)中，或因僅使用軟件(software)來處理大量的輸入輸出(Input/Output,IO)程序，使得中央處理器(CPU)花費(fèi)大量時(shí)間在處理IO程序上，致使系統(tǒng)整體效能低落；或因未于儲存虛擬化控制器(StorageVirtualizationController,SVC)內(nèi)配置專用的10處理器，致使儲存虛擬化控制器內(nèi)電部路復(fù)雜且成本增加；或因儲存虛擬化控制器(SVC)內(nèi)所配置專用的IO處理器，其雖具有一內(nèi)嵌式CPU卻無CPU擴(kuò)充性，但目前因網(wǎng)路的發(fā)達(dá)，來自眾多主機(jī)系統(tǒng)端的請求皆需同時(shí)被處理的情況下，大量的數(shù)據(jù)搬移、計(jì)算、中斷等指令，僅依靠一內(nèi)嵌式CPU來處理所有的程序并不足以應(yīng)付實(shí)際上應(yīng)用所需，系統(tǒng)整體效能不佳，IO處理器效能(performance)成為系統(tǒng)上的并瓦頸。另外傳統(tǒng)儲存虛擬化控制器中的IO處理器若搭配內(nèi)部具雙核心(dualcore)架構(gòu)的一外接式CPU來處理IO程序，雖然處理速度快，但成本高，當(dāng)其內(nèi)部一CPU發(fā)生故障時(shí)，需將該雙核心架構(gòu)的外接式CPU完全更換，無法僅更換該故障的一CPU。又當(dāng)CPU負(fù)荷過重或過輕的情況時(shí)，該雙核心架構(gòu)的一外接式CPU,無法彈性的更換其中的一CPU以符合成本考量與實(shí)際應(yīng)用需求。
發(fā)明內(nèi)容本發(fā)明提出一種內(nèi)部具內(nèi)嵌式中央處理器(EmbeddedCPU)的輸入輸出處理器(IOProcessor),可彈性地視情況搭配一外接式中央處理器(ExternalCPU)，并調(diào)整該外接式中央處理器的等級，以符合成本考量與實(shí)際應(yīng)用需求。該輸入輸出處理器包含有一交換器(Switch)連接至該內(nèi)嵌式中央處理器；一外接式中央處理器總線(CPUbus)控制器連接至該交換器用于可選擇性地連接一外接式中央處理器；一第一存儲器控制器連接至該交換器，用于連接一第一存儲器；以及一第二存儲器控制器，連接至該交換器，用于可選擇性地連接一第二存儲器。本發(fā)明還才是出一種4諸存虛擬化控制器(storagevirtualizationcontroller,SVC),包含有一輸入輸出處理器；至少一第一存儲器；至少一輸入輸出裝置連結(jié)控制器(IOdeviceinterconnectcontroller),與該輸入輸出處理器相連接;一主機(jī)端口，設(shè)置于一該至少一輸入輸出裝置連結(jié)控制器中，用于連接至一主機(jī)(host);以及，一裝置端口，設(shè)置于一該至少一輸入輸出裝置連結(jié)控制器中，用于連接至一實(shí)體儲存裝置(PhysicalStorageDevice,PSD)。其中，該輸入輸出處理器包含有一內(nèi)嵌式中央處理器；一交換器，該交換器連接至該內(nèi)嵌式中央處理器；一外接式中央處理器總線控制器，連接至該交換器，用于可選擇性地連接一外接式中央處理器；以及，一第一存儲器控制器(memorycontroller),連接至該交換器，用于連接一第一存儲器；及一第二存儲器控制器，連接至該交換器，用于可選擇性地連接一第二存儲器。本發(fā)明還提出了一種儲存虛擬化子系統(tǒng)，包含有一獨(dú)立冗余磁盤陣列(diskarray)包含多個實(shí)體儲存裝置，用以提供儲存空間；以及一儲存虛擬化控制器，連接于該獨(dú)立冗余磁盤陣列，用以接收來自一主機(jī)計(jì)算機(jī)的輸入輸出請求存取該獨(dú)立冗余磁盤陣列。其中，該儲存虛擬化控制器包含有一輸入輸出處理器；至少一第一存儲器；至少一輸入輸出裝置連結(jié)控制器，與該輸入輸出處理器相連接；一主機(jī)端口，設(shè)置于一該至少一輸入輸出裝置連結(jié)控制器中，用于連接至該主機(jī)計(jì)算機(jī)；以及，一裝置端口，設(shè)置于一該至少一輸入輸出裝置連結(jié)控制器中，用于連接至該獨(dú)立冗余磁盤陣列。其中，該輸入輸出處理器包含有一內(nèi)嵌式中央處理器；-一交換器，該交換器連接至該內(nèi)嵌式中央處理器；一外接式中央處理器總線控制器，連接至該交換器，用于可選擇性地連接一外接式中央處理器；以及一第一存儲器控制器，連接至該交換器，用于連接一第一存儲器；及一第二存儲器控制器，連接至該交換器，用于可選擇性地連接一第二存儲器。本發(fā)明還提出了一種用于輸入輸出處理器的數(shù)據(jù)處理方法；其中該輸入輸出處理器包含一交換器、一內(nèi)嵌式中央處理器、一外接式中央處理器總線、一中央處理器以外的其他輸入輸出(IO)處理裝置、以及一第一及一第二存儲器控制器，該方法包含以下步驟提供一第二存儲器連接至該第二存儲器控制器，該第二存儲器主要用于存放中央處理器數(shù)據(jù)及指令；提供一第一存儲器連接至該第一存儲器控制器，中央處理器以外的其他輸入輸出處理裝置的數(shù)據(jù)存放于該第一存儲器中；提供一中央處理器指令于該第二存儲器中；該內(nèi)嵌式中央處理器通過該交換器及該第二存儲器控制器而至該第二存儲器中存取該中央處理器指令(Instruction)或數(shù)據(jù)；由該中央處理器以外的其他輸入輸出處理裝置處理一第一輸入輸出數(shù)據(jù)；該第一輸入輸出數(shù)據(jù)通過該交換器而緩沖暫存(buffer)于該第一存儲器中。依據(jù)本發(fā)明的一實(shí)施例，該交換器包含一第一仲裁器(Arbiter);—第二仲裁器；以及一第一橋接器(Bridge),連接于該第一與第二仲裁器之間；其中，該內(nèi)嵌式中央處理器、外接式中央處理器總線控制器、及該第二存儲器控制器連接于該一第二仲裁器上，該第一存儲器控制器連接于該一第一仲裁器上。依據(jù)本發(fā)明的一實(shí)施例，該第一仲裁器操作于一第一總線協(xié)定(busprotocol),且該第二仲裁器操作于一第二總線協(xié)定。依據(jù)本發(fā)明的一實(shí)施例，該輸入輸出處理器包含一地址重新映射器(AddressRemappingDevice),連接于該第一與第二仲裁器之間，且與該第一橋接器連接。依據(jù)本發(fā)明的一實(shí)施例，該輸入輸出處理器包含一RAID6引擎(RAID6Engine),以產(chǎn)生同位數(shù)據(jù)。依據(jù)本發(fā)明的一實(shí)施例，該輸入輸出處理器包含一數(shù)據(jù)一致性字段引擎(DataIntegrityFieldEngine,DIFEngine),以產(chǎn)生數(shù)據(jù)一致性字段數(shù)據(jù)或通過該數(shù)據(jù)一致性字段數(shù)據(jù)檢測其相對應(yīng)的使用者數(shù)據(jù)的正確性。依據(jù)本發(fā)明的一實(shí)施例，該輸入輸出處理器包含一IO界面控制器，用以與一10連結(jié)控制器相連接。依據(jù)本發(fā)明的一實(shí)施例，該輸入輸出處理器包含一通用序列總線(universalserialbus,USB)控制器，用以處理傳送至該輸入輸出處理器的USB訊號。依據(jù)本發(fā)明的一實(shí)施例，該輸入輸出處理器包含一傳輸控制協(xié)定《1擎(TransmissionControlProtocolEngine,TCPEngine),用以搬移存儲器中的數(shù)據(jù)。依據(jù)本發(fā)明的一實(shí)施例，該輸入輸出處理器連接有一外接式中央處理器，則該外接式中央處理器及該內(nèi)嵌式中央處理器兩者之一是作為儲存虛擬化控制器的主要中央處理器，而兩者的另一是作為輔助中央處理器，該主要中央處理器可將來自主機(jī)單元(hostentity)的部分或全部請求，分配給該輔助中央處理器來執(zhí)行。依據(jù)本發(fā)明的一實(shí)施例，該輸入輸出處理器連接有一外接式中央處理器與該外接式中央處理器總線連接，以分?jǐn)傇搩?nèi)嵌式中央處理器的工作負(fù)荷o依據(jù)本發(fā)明的一實(shí)施例，該第二存儲器控制器連接有該第二存儲器，且該第二存儲器專門用來儲存該內(nèi)嵌式中央處理器和/或該外接式中央處理器的數(shù)據(jù)及指令(Instruction)。依據(jù)本發(fā)明的一實(shí)施例，該第二存儲器控制器連接有該第二存儲器，且中央處理器的數(shù)據(jù)及指令以外的其他輸入輸出數(shù)據(jù)是儲存在該第一存儲器中。圖1為依據(jù)本發(fā)明的儲存虛擬化系統(tǒng)中組成單元的方塊圖。圖2為依據(jù)本發(fā)明的儲存虛擬化控制器的方塊圖。圖3為依據(jù)本發(fā)明的IO處理器的一實(shí)施例的方塊圖。圖4為依據(jù)本發(fā)明的10處理器的另一實(shí)施例的方塊圖及該10處理器與其他電路單元的一連接態(tài)樣。圖5為依據(jù)本發(fā)明圖4的實(shí)施例的方塊圖中該IO處理器與其他電路單元的另一連接態(tài)樣。附圖符號說明<table>tableseeoriginaldocumentpage12</column></row><table><table>tableseeoriginaldocumentpage13</column></row><table>具體實(shí)施方式儲存虛擬化技術(shù)所謂儲存虛擬化(storagevirtualization)是一種將實(shí)體儲存空間虛擬化的技術(shù)，其是將實(shí)體儲存裝置(physicalstoragedevice,PSD)的不同區(qū)段結(jié)合成可供一主機(jī)系統(tǒng)存取使用的邏輯儲存體(logicalstorageentity)-在此稱為「邏輯媒體單元」(logicalmediaunits,LMU)。該技術(shù)主要用于獨(dú)立冗余磁盤P車列(redundantarrayofinexpensivedisks,RAID)j諸存虛擬化，經(jīng)由此獨(dú)立冗余磁盤陣列的技術(shù)，可將較小實(shí)體儲存裝置結(jié)合成為容量較大、可容錯、高效能的邏輯媒體單元。圖1是依據(jù)本發(fā)明的一儲存虛擬化系統(tǒng)(storagevirtualizationsystem,SVS)的一實(shí)施例中各組成單元的方塊圖。該儲存虛擬化系統(tǒng)包含有一主機(jī)單元(hostentity)10、一卡者存虛才以4匕4空制器(storagevirtualizationcontroller,SVC)200及一實(shí)體儲存裝置陣列400。雖然于圖1中僅有一主機(jī)單元10與一儲存虛擬化控制器200相互連接，但實(shí)際應(yīng)用上可為一主機(jī)單元IO連接多個儲存虛擬化控制器200,或是多個主機(jī)單元IO連接一儲存虛擬化控制器200,或是多主機(jī)單元10連接多儲存虛擬化控制器200。主機(jī)單元IO可為一主機(jī)計(jì)算機(jī)，如一伺服器系統(tǒng)、工作站、個人計(jì)算機(jī)系統(tǒng)等，而該儲存虛擬化控制器200可為一獨(dú)立冗余磁盤陣列控制器(RAIDcontroller)或是一僅一捆盤磁盤陣列(JustaBunchofDrives,JBOD)才莫擬器。實(shí)體儲存裝置陣列400包含了8個實(shí)體儲存裝置100，以作為該儲存虛擬化計(jì)算機(jī)系統(tǒng)儲存數(shù)據(jù)之處。該實(shí)體儲存裝置可為硬磁盤機(jī)(harddiskdrive,HDD)或光盤機(jī)(OpticalDiscdrive)或多功能數(shù)字盤片光盤機(jī)(digitalversatilediscdrive,DVDdrive)等等。該數(shù)據(jù)可分為使用者數(shù)據(jù)(userdata)及檢核數(shù)據(jù)(checkdata),使用者數(shù)據(jù)是一般供給主機(jī)單元10所使用的數(shù)據(jù)；檢核數(shù)據(jù)可為鏡射數(shù)據(jù)(mirroreddata)或同位數(shù)據(jù)(paritydata);鏡射數(shù)據(jù)為與使用者數(shù)據(jù)相同的備份數(shù)據(jù)，同位數(shù)據(jù)是將使用者數(shù)據(jù)經(jīng)過演算法處理后所得的數(shù)據(jù)，而當(dāng)部分使用者數(shù)據(jù)遺失時(shí)，可利用同位數(shù)據(jù)與其他部分的使用者數(shù)據(jù)，來重建(regenerate)該原來的使用者數(shù)據(jù)。雖然圖1中的實(shí)體儲存裝置陣列400內(nèi)僅包含8個實(shí)體儲存裝置100，但在實(shí)際上并未受限于此數(shù)目。圖2是依據(jù)本發(fā)明的一儲存虛擬化控制器200的一實(shí)施例的方塊圖。形成一主機(jī)系統(tǒng)可見的邏輯媒體單元。由該主機(jī)系統(tǒng)發(fā)出的輸入輸出(10)請求于接收之后會先被剖析并解譯，且相關(guān)的操作及數(shù)據(jù)會被編譯成實(shí)體儲存裝置的輸入輸出請求。這個過程可以是間接地，例如運(yùn)用快取、延遲(如回寫(write-back))、預(yù)期(anticipate)(先讀(read-ahead))、群集(group)等操作來加強(qiáng)效能及其他的操作特性，因而一主機(jī)輸入輸出請求并不一定是以一對一的方式直接對應(yīng)于實(shí)體儲存裝置輸入輸出請求。儲存虛擬化控制器200與實(shí)體儲存裝置陣列400可構(gòu)成儲存虛擬化子系統(tǒng)(storagevirtualizationsubsystem)。當(dāng)儲存虛擬化子系統(tǒng)的邏輯媒體單元的RAID等級(RAIDlevel)為RAID0或RAID1以外的型態(tài)(例如RAID3至RAID5)時(shí)，實(shí)體儲存裝置陣列400中會包含有至少一同位實(shí)體儲存裝置100，也就是說，此一實(shí)體儲存裝置100會存放有同位數(shù)據(jù)，故整體的數(shù)據(jù)安全性因而提升。而且由于所處理的數(shù)據(jù)會被分送至不只一個實(shí)體儲存裝置IOO,所以執(zhí)行輸出入操作的效能亦會有所提升。另外，由于邏輯媒體單元為多個實(shí)體儲存裝置100的結(jié)合，所以一單一邏輯媒體單元中的可讀儲存容量亦可大幅提升。舉例來說，RAID5的RAID子系統(tǒng)即可實(shí)現(xiàn)上述所有的功能。當(dāng)儲存虛擬化子系統(tǒng)的一邏輯媒體單元設(shè)定為使用RAID1時(shí)，相同的數(shù)據(jù)會被儲存在兩個實(shí)體儲存裝置100中。如此一來，雖然使實(shí)體儲存裝置100的成本增加了兩倍，但卻可大幅提升數(shù)據(jù)的安全性(availability)或存取效率。另外，當(dāng)效能提升的重要性大于數(shù)據(jù)的安全性時(shí)，儲存虛擬化子系統(tǒng)的一邏輯媒體單元可以設(shè)定為RAID0，此時(shí)數(shù)據(jù)安全性并不會因而提升，然而效能卻可以有大幅的提升。例如一采用RAID0、且有兩個硬盤的RAID子系統(tǒng)，其相較于一般僅有一個硬盤的儲存裝置，所能提升的效能其理論值可達(dá)200%，因?yàn)椴煌臄?shù)據(jù)段可經(jīng)由儲存虛擬化控制器200的控制，而同時(shí)儲存入兩個分開的硬盤。該儲存虛擬化控制器200包含主機(jī)端輸入輸出裝置連結(jié)控制器(host-sideI/Odeviceinterconnectcontroller)220、存儲器280、裝置端輸入輸出裝置連結(jié)控制器(device-sideI/Odeviceinterconnectcontroller)300、Mr入車命出處理器(IOProcessor)224、外接式中央處理器(ExternalCPU)243、只讀存儲器(readonlymemory,ROM)246、非易失性存儲器(non-volatilerandomaccessmemory,NVRAM)248、液晶顯示器(LCD)350。主才幾端輸入輸出裝置連結(jié)控制器220作為主機(jī)單元10與IO處理器224的緩沖接口，可將主機(jī)單元10的輸入輸出請求(IOrequest)通過主機(jī)端輸入輸出裝置連結(jié)控制器220送至IO處理器224處理，或是將IO處理器224處理的結(jié)果經(jīng)由主機(jī)端輸入輸出裝置連結(jié)控制器220回復(fù)給主機(jī)單元10;裝置端輸入輸出裝置連結(jié)控制器300則作為IO處理器224與實(shí)體儲存裝置陣列400的緩沖接口。裝置端輸入輸出裝置連結(jié)控制器300則將IO處理器224的輸入輸出請求通過裝置端輸入輸出裝置連結(jié)控制器300送給實(shí)體儲存裝置陣列400，或是自實(shí)體儲存裝置陣列400經(jīng)由裝置端輸入輸出裝置連結(jié)控制器300傳送實(shí)體儲存裝置內(nèi)所儲存的數(shù)據(jù)至存儲器280。主機(jī)端輸入輸出裝置連結(jié)控制器220及裝置端輸入輸出裝置連結(jié)控制器300內(nèi)分別設(shè)有多個主機(jī)端口與裝置端口分別用以與主機(jī)端輸入輸出裝置連結(jié)及置端輸入輸出裝置連結(jié)連接。依據(jù)本發(fā)明的一實(shí)施例，該主機(jī)端輸入輸出裝置連結(jié)控制器220及裝置端輸入輸出裝置連結(jié)控制器300可結(jié)合為一單一的輸入輸出裝置連結(jié)控制器，其內(nèi)設(shè)有多個端口分別用以與主機(jī)端輸入輸出裝置連結(jié)及置端輸入輸出裝置連結(jié)連接。主機(jī)端輸入輸出裝置連結(jié)控制器220、存儲器280及裝置端輸入輸出裝置連結(jié)控制器300皆通過總線與10處理器224相連。其中，因?yàn)樵?0處理器224中已具有一內(nèi)嵌式中央處理器(EmbeddedCPU)242(見圖3)，該外接式CPU243可以選擇性地設(shè)置或不設(shè)置。存儲器(Memory)280可更進(jìn)一步包含第一存儲器2801及第二存儲器2802，存儲器2801及2802可用來儲存暫存數(shù)據(jù)和/或CPU數(shù)據(jù)及指令(Instruction)。其中，該存儲器2802可選擇性地設(shè)置或不設(shè)置。圖2中該外接式CPU243可為，例如，一PowerPCCPU，而只讀存儲器(ROM)246可為一快閃存儲器(Flashmemory),用來儲存基本輸入輸出系統(tǒng)(BIOS)和/或其他程序。NVRAM248用來儲存該實(shí)體儲存裝置陣列輸入輸出操作執(zhí)行狀態(tài)的相關(guān)數(shù)據(jù)，以備輸入輸出操作尚未做完前發(fā)生不正常電源關(guān)閉時(shí)，作為檢驗(yàn)使用。LCD模塊350則是用來顯示子系統(tǒng)的操作狀態(tài)。箱體管理服務(wù)電路(enclosuremanagementservice,EMS)360用來控制該實(shí)體儲存裝置陣列的電源及進(jìn)行其他的管理。ROM246，NVRAM248,LCD模塊350皆經(jīng)由一X-總線(X-bus)連結(jié)至10處理器224。圖3是依據(jù)本發(fā)明的10處理器224的一實(shí)施例的方塊圖。該10處理器224內(nèi)部包含內(nèi)嵌式中央處理器(embeddedCPU)242、外接式中央處理器總線控制器(externalCPUbuscontroller)244、通用序列總線控制器(universalserialbuscontroller,USBcontroller)245、數(shù)據(jù)一致性字段引擎(dataintegrityfieldengine,DIFengine)255、傳專lf控制協(xié)定引擎(transmissioncontrolprotocolengine,TCPengine)256、RAID6引擎257、兩組周邊元件連結(jié)-快速接口控制器(peripheralcomponentinterconnect-expresscontroller,PCI-Expresscontroller)258及259、第一及第二存儲器控制器(memoryaccesscontroller)270及275、集成電^各間控制器(inter-integratedcircuitrycontroller,I2Ccontroller)292、通用目的#T入輸出控制器(generalpurposeinput/outputcontroller,GPIOcontroller)293、以及非同步串列接口控制器(universalasynchronousreceivertransmittercontroller,UARTcontroller)294,i勻連才妾至一交換器(switch)260上，該交換器260為用于與該交換器260相連的各電路區(qū)塊間的雙向傳輸接口。其中，該IO處理器224通過外接式CPU總線控制器244,可選擇性地連接一外接式CPU(externalCPU)243,且該第一存儲器控制器270是與一第一存儲器模塊2801相連接，該第二存儲器控制器275則可選擇性地與第二存儲器模塊2802相連接。依據(jù)本發(fā)明的一實(shí)施例，該交換器260中可設(shè)有一仲裁器(arbiter，圖未示)，且所述內(nèi)嵌式CPU242、外接式CPU總線控制器244、USB控制器245、DIF引擎255、TCP引擎256、RAID6引擎257、兩PCI-Express接口控制器258及259、第一及第二存儲器控制器270及275、12C控制器292、GPIO控制器293、以及UART控制器294,均連接至該仲裁器上。依據(jù)本發(fā)明的一實(shí)施例，可以僅設(shè)置該第一存儲器2801與該第一存儲器控制器270相連接，而不設(shè)置該第二存儲器2802與該第二存儲器控制器275相連接，也不設(shè)置該外接式CPU243與該外接式CPU總線控制器244相連接。依據(jù)本發(fā)明的另一實(shí)施例，可以同時(shí)設(shè)置該第一存儲器2801與該第一存儲器控制器270相連接，及該第二存儲器2802與該第二存儲器控制器275相連接，但不設(shè)置該外接式CPU243與該外接式CPU總線控制器244相連接。依據(jù)本發(fā)明的又一實(shí)施例，可以僅設(shè)置該第一存儲器2801與該第一存儲器控制器270相連接，而不設(shè)置該第二存儲器2802與該第二存儲器控制器275相連接，但設(shè)置該外接式CPU243與該外接式CPU總線控制器244相連接。依據(jù)本發(fā)明的再一實(shí)施例，可以同時(shí)設(shè)置該第一存儲器2801與該第一存儲器控制器270相連接，及該第二存儲器2802與該第二存儲器控制器275相連接，且設(shè)置該外接式CPU243與該外接式CPU總線控制器244相連接。依據(jù)本發(fā)明的一實(shí)施例，該第二存儲器可專門用來儲存該內(nèi)嵌式CPU和/或外接式CPU的數(shù)據(jù)及指令(instmction)。依據(jù)上述的實(shí)施例，當(dāng)不設(shè)置該外接式CPU243時(shí)，該儲存虛擬化控制器中僅具有該內(nèi)嵌式CPU242處理10請求(IOrequest)及運(yùn)算。當(dāng)設(shè)置該外接式CPU243與該10處理器224相連接時(shí)，該儲存虛擬化控制器中具有該內(nèi)嵌式CPU242及該外接式CPU243來處理10請求及運(yùn)算。依據(jù)上述的實(shí)施例，當(dāng)僅設(shè)置該第一存儲器2801而不設(shè)置該第二存儲器2802時(shí)，該第一存儲器2801用作為一泛用存儲器，用以儲存CPU數(shù)據(jù)及指令、以及其他電路單元的數(shù)據(jù)。當(dāng)同時(shí)設(shè)置該第一存儲器2801及該第二存儲器2802時(shí)，依據(jù)本發(fā)明的一實(shí)施例，該第二存儲器2802可以用作為儲存CPU數(shù)據(jù)及指令的專用存儲器，該第一存儲器2801用作為一泛用存儲器，用以儲存CPU數(shù)據(jù)及指令、以及其他各電路單元的數(shù)據(jù)。依據(jù)本發(fā)明的又一實(shí)施例，該第二存儲器可專門用來儲存連接在該10處理器224上的CPU的數(shù)據(jù)及指令；其中，連接在該IO處理器224上的CPU,是指內(nèi)嵌式CPU或外接式CPU或是此兩者。依據(jù)本發(fā)明的再一實(shí)施例，CPU的數(shù)據(jù)及指令以外的其他IO數(shù)據(jù)是儲存在該第一存儲器中。依據(jù)本發(fā)明的另一實(shí)施例，該第一存儲器2801及該第二存儲器2802兩者皆用作為一泛用存儲器。圖4是依據(jù)本發(fā)明的10處理器224的另一實(shí)施例的方塊圖。該10處理器224包含一DIF引擎255、一TCP引擎256、一RAID6引擎257、兩PCI-Express接口控制器258及259、以及一第一存儲器控制器270,均連接至一第一仲裁器(Arbiter)261上，該第一仲裁器261為用于與該第一仲裁器261相連的各電路區(qū)塊間的雙向傳輸接口。該處理器224另外包含一內(nèi)嵌式CPU242、一外接式CPU總線控制器244、一USB控制器245、以及一第二存儲器控制器275,均連接至一第二仲裁器263上；該10處理器224又包含一I2C控制器292、一GPIO控制器293、以及一UART控制器294，皆通過一第二橋接器(bridge)265而連接至該第二仲裁器263上，該第二仲裁器263為用于與該第二仲裁器263相連的各電路區(qū)塊間的雙向傳輸接口。該第二仲裁器263則通過一地址重新映射器(addressremappingdevice)262及一第一橋接器(bi'idge)264而連接至該第一仲裁器261上；與該第一仲裁器261相連的各電路區(qū)塊及與該第二仲裁器263相連的各電路區(qū)塊之間，可通過該地址重新映射器262及該第一橋接器264而溝通。其中，該IO處理器224通過外接式CPU總線控制器244,可選擇性地連接一外接式CPU243,且該第一存儲器控制器270與一第一存儲器2801相連接，該第二存儲器控制器275則可選擇性地與第二存儲器2802相連接。圖4中各電路區(qū)塊分別敘述如下。請同時(shí)參閱圖3及圖4。依據(jù)本發(fā)明的一實(shí)施例，內(nèi)嵌式CPU(embeddedCPU)242可為，例如一PowerPCCPUPPC440系列,其采用超純量(superscalar)架構(gòu)設(shè)計(jì)，有36條地址線及128條傳送數(shù)據(jù)線及128條接收數(shù)據(jù)線，前端總線(frontsidebus,FSB)的頻率為166MHz,工作頻率為667MHz。依據(jù)本發(fā)明的一實(shí)施例，當(dāng)該外接式CPU243被連接使用時(shí)，該外接式CPU243作為主要的CPU,而該內(nèi)嵌式CPU242則作為輔助CPU之用，以協(xié)助外接式CPU243處理部分或全部的工作。外接式CPU243可利用軟件、固件的設(shè)定而將部分或全部的工作負(fù)荷(workload),分配給內(nèi)嵌式CPU242來執(zhí)行，當(dāng)該內(nèi)嵌式CPU242將該外接式CPU243所分配的工作處理完畢后，再通知該外接式CPU243最后處理的結(jié)果及結(jié)果的相關(guān)信息。該內(nèi)嵌式CPU242可依照軟件所設(shè)定來處理部分存儲器數(shù)據(jù)的存取或其他周邊接口(PeripheralInterface)的10工作，讓外接式CPU243有更多時(shí)間處理其他工作和/或來自主機(jī)單元IO的請求，不需要獨(dú)自處理來自主機(jī)單元10所有的請求與IO工作，以減輕該外接式CPU243的工作負(fù)荷，增進(jìn)該系統(tǒng)整體的效能。依據(jù)本發(fā)明的另一實(shí)施例，該內(nèi)嵌式CPU242作為主要的CPU,而該外接式CPU243則作為輔助的CPU用，以協(xié)助內(nèi)嵌式CPU242處理部分的工作。依據(jù)本發(fā)明的又一實(shí)施例，所述外接式CPU243及該內(nèi)嵌式CPU242可以平行處理方式分工。依據(jù)本發(fā)明的另一實(shí)施例，當(dāng)該外接式CPU243被省略時(shí)，該內(nèi)嵌式CPU242作為主要的CPU,此情況該內(nèi)嵌式CPU242便要處理來自主機(jī)單然而依據(jù)本發(fā)明的另一實(shí)施例，該內(nèi)嵌式CPU242中可具有36條地址線而最大可定址至64GB(gigabytes，GB)的存儲空間，端視軟件需求而彈性應(yīng)用。依據(jù)本發(fā)明的另一實(shí)施例，該10處理器224中的內(nèi)嵌式CPU242可為多個。上述該內(nèi)嵌式CPU242為一PowerPCPPC440系列的CPU,在此僅為本發(fā)明說明性的實(shí)施例，并非作為本發(fā)明其他實(shí)施例中的限制。依據(jù)本發(fā)明的一實(shí)施例，外接式CPU總線控制器244可為，例如一60X總線接口控制器(60Xbusinterfacecontroller)，在此僅為本發(fā)明說明性實(shí)施例，并非作為本發(fā)明其他實(shí)施例中的限制。該總線接口控制器244作為外接式CPU243與第二仲裁器263的傳輸接口，讓通訊協(xié)定不相同的外接式CPU243與第二仲裁器263二者可藉由60X總線接口控制器的接口轉(zhuǎn)換相互作數(shù)據(jù)溝通。依據(jù)本發(fā)明的另一實(shí)施例，該外接式CPU總線控制器244可以連接多個外接式CPU243。依據(jù)本發(fā)明的又一實(shí)施例，該外接式CPU總線控制器244可為多個，以連接多個外接式CPU243。依據(jù)本發(fā)明的一實(shí)施例，外接式CPU243可為，例如一PowerPCPPC750系列，在此僅為本發(fā)明說明性實(shí)施例，并非作為本發(fā)明其他實(shí)施例中的限制。該P(yáng)PC750是一外接式的CPU,通過與IO處理器上的60X總線接口控制器與10處理器內(nèi)其他單元來溝通。PPC750也采用超純量架構(gòu)設(shè)計(jì)，有32條地址線及64條數(shù)據(jù)線，前端總線的頻率為200MHz,CPU工作頻率最高為lGHz，一般情況下為該儲存虛擬化控制器處理繁重工作的主要CPU。該外接式CPU243可以視系統(tǒng)工作的負(fù)荷量，彈性地增加CPU的等級來提升該系統(tǒng)的效能。依據(jù)本發(fā)明的另一實(shí)施例，該外接式CPU243可為多個。依據(jù)本發(fā)明的一實(shí)施例，USB控制器245—般用于計(jì)算機(jī)周邊系統(tǒng)中，可用來執(zhí)行定義于通用序列總線2.0(USB2.0)、增強(qiáng)式主機(jī)控制器接口(enhancedhostcontrollerinterface,EHCI)及開i文式主才幾控制器4妾口(openhostcontrollerinterface,OHCI)等規(guī)格中主機(jī)控制器(hostcontroller)的功能。該hostcontroller可支才寺高速(highspeed)480Mbps和/或全速(fu11speed)12Mbps和/或低速(lowspeed)1.5Mbps的USB傳輸功能。USB控制器245可以連接一個USB外接口(圖未示)，用來外接一個以USB接口作為傳輸接口的快閃存儲器(flashmemory)、或以USB接口作為傳輸接口的硬盤或光盤機(jī)、或是其他以USB接口作為傳輸接口的非易失性(non-volatile)儲存裝置等，以作為非易失性存儲器使用，而當(dāng)主要電源斷電時(shí)，將主存儲器中的數(shù)據(jù)存入該非易失性存儲器中。此外，該USB外接口也可以連接一個USB至區(qū)域網(wǎng)路(localareanetwork,LAN)的界面，用以執(zhí)行IO處理器224的除錯功能。此外，該USB外接口也可以連接一個人計(jì)算機(jī)(personalcomputer,PC)上，用來檢查IO處理器的狀態(tài)。依據(jù)本發(fā)明的一實(shí)施例，DIF引擎(dataintegrityfieldengine,DIFEngine)255可在每一512字節(jié)(bytes)的數(shù)據(jù)區(qū)塊(datablock)數(shù)據(jù)上產(chǎn)生一8字節(jié)(bytes)的DIF保護(hù)數(shù)據(jù)，該DIF數(shù)據(jù)中包含4字節(jié)的參考標(biāo)簽(referencetag)、2字節(jié)的應(yīng)用標(biāo)簽(applicationtag)及2字節(jié)的循環(huán)冗余碼(cyclicredundancycode,CRC)。其中該參考標(biāo)簽可為(但不限于)記錄該每一512字節(jié)的數(shù)據(jù)區(qū)塊的數(shù)據(jù)地址后4字節(jié)；應(yīng)用標(biāo)簽可為由使用者自行定義的值；循環(huán)冗余碼是對該每一512字節(jié)數(shù)據(jù)執(zhí)行演算法運(yùn)算后所得到的錯誤檢測碼。該DIF數(shù)據(jù)可增進(jìn)數(shù)據(jù)流(datastream)中的數(shù)據(jù)區(qū)塊在傳送、接收過程中的正確性，以提早檢測出錯誤數(shù)據(jù)，避免誤用錯誤數(shù)據(jù)，增進(jìn)系統(tǒng)數(shù)據(jù)操作時(shí)的正確性。依據(jù)本發(fā)明的一實(shí)施例，該DIF引擎255可包含一產(chǎn)生模式(generationmode)及一認(rèn)證模式(validationmode)。產(chǎn)生模式對每一512字節(jié)的數(shù)據(jù)產(chǎn)生一DIF數(shù)據(jù)；認(rèn)證模式檢驗(yàn)所收到的數(shù)據(jù)中，每一具有DIF數(shù)據(jù)來保護(hù)的使用者數(shù)據(jù)的正確性。依據(jù)本發(fā)明的一實(shí)施例，傳輸控制協(xié)定引擎(transmissioncontrolprotocolengine,TCPengine)256用來搬移存儲器內(nèi)的數(shù)據(jù)，并將該搬移的數(shù)據(jù)依照演算法計(jì)算出一檢核碼(checksum)，該檢核碼可用以檢查所搬移的數(shù)據(jù)是否正確。當(dāng)內(nèi)嵌式CPU242或外接式CPU243欲自存儲器中的某一區(qū)域搬至存儲器中的另一區(qū)域或是搬至其他的存儲器上時(shí)，會先在存儲器280內(nèi)建立一分散-集合表(scatter-gatherlist)并初始化TCP引擎256,然后由該TCP引擎256來執(zhí)行存儲器中的數(shù)據(jù)搬移工作。其中，該分散-集合表記載欲搬移數(shù)據(jù)位于存儲器中的數(shù)據(jù)開始位置、數(shù)據(jù)目的位置及數(shù)據(jù)長度。TCP引擎256輔助該內(nèi)嵌式CPU242或該外接式CPU243搬移存儲器280中某區(qū)域內(nèi)的大量數(shù)據(jù)，可減少內(nèi)嵌式CPU242或外接式CPU243因執(zhí)行存儲器內(nèi)數(shù)據(jù)搬移的負(fù)荷，故可增進(jìn)系統(tǒng)執(zhí)行效能。當(dāng)該TCP引擎256的計(jì)算檢核碼功能關(guān)閉時(shí)，其可用作為一直接存儲器存取(directmemoryaccess,DMA)引擎。依據(jù)本發(fā)明的一實(shí)施例，RAID6引擎257可在每一數(shù)據(jù)條帶(DataStripe,包含使用者數(shù)據(jù)及同位數(shù)據(jù))中，以不同的種演算法產(chǎn)生多個同位數(shù)據(jù)Pl,P2，…,Pn，其中n大于或等于2，n為整數(shù)。在同一數(shù)據(jù)條帶遺失不大于n2個數(shù)據(jù)區(qū)塊(datachunk)時(shí)，可利用同一數(shù)據(jù)條帶中未遺失的使用者數(shù)據(jù)及所述同位數(shù)據(jù)根據(jù)相關(guān)的演算法重新產(chǎn)生(regenerate)所遺失的使用者數(shù)據(jù)。由于該同位數(shù)據(jù)包含多個同位數(shù)據(jù)，對于使用者數(shù)據(jù)遺失時(shí)的重建能力較僅具有單一同位數(shù)據(jù)者更佳，對于獨(dú)立冗余磁盤陣列(RAID)系統(tǒng)來說，其具有更好的容錯能力。該RAID6引擎257中亦可僅執(zhí)行單一同位數(shù)據(jù)計(jì)算功能，例如RAID3或RAID5。又依據(jù)本發(fā)明的一實(shí)施例，該RAID6引擎257亦可以為其他RAID等級(level)的RAID引擎所取代。依據(jù)本發(fā)明的一實(shí)施例，PCI-Express接口控制器258用于連接主機(jī)端輸入t俞出裝置連結(jié)控制器(host-sideI/Odeviceinterconnectcontroller)220的IO接口控制器，作為該IO處理器224與主機(jī)端之間的IO接口。依據(jù)本發(fā)明的另一實(shí)施例，PCI-Express接口控制器258可為多個，并非僅限定單一PCI-Express接口控制器。依據(jù)本發(fā)明的一實(shí)施例，該P(yáng)CI-Express接口控制器259用于連接裝置端專#入輸出裝置連結(jié)4空制器(device-sideI/Odeviceinterconnectcontroller)300的IO接口控制器，作為該10處理器224與實(shí)體儲存裝置(PSD)陣列400之間的IO接口。依據(jù)本發(fā)明的另一實(shí)施例，PCI-Express接口控制器259可為多個，并非僅限定單一PCI-Express接口控制器。依據(jù)本發(fā)明的又一實(shí)施例，上述IO接口控制器(258，259)亦可為具有周邊元件連結(jié)(peripheralcomponentsinterconnect,PCI)、周邊元件連結(jié)-延伸(peripheralcomponentsinterconnect匿extension，PCI-X)"f辦定,或者具有其j也通訊協(xié)定的IO接口控制器。請參閱圖4，依據(jù)本發(fā)明的一實(shí)施例，第一仲裁器261可為一多主端對一從端(multi-mastersto1slave)的雙向數(shù)據(jù)傳輸接口，所述主端(master)單元可為DIF引擎255、TCP引擎256、RAID6引擎257、兩組PCI-Express接口控制器258、259及第一橋接器264等裝置，且該從端(slave)單元則可為第一存儲器控制器270。該第一仲裁器261用以決定哪一個主端單元可以取得對從端單元的存取控制權(quán)。例如，當(dāng)該DIF引擎255從該第一仲裁器261取得對該第一存儲器控制器270的存取控制權(quán)后，即可通過該第一存儲器控制器270對該第一存儲器模塊2801進(jìn)行數(shù)據(jù)存取。該第一仲裁器261的工作頻率為333MHz，總線數(shù)據(jù)寬度為128條傳送數(shù)據(jù)線及128條接收數(shù)據(jù)線，該規(guī)格在此僅為本發(fā)明說明性實(shí)施例，并非作為本發(fā)明其他實(shí)施例中的限制。依據(jù)本發(fā)明的一實(shí)施例，地址重新映射器(addressremappingdevice)262是一存儲器地址的轉(zhuǎn)址接口。當(dāng)在系統(tǒng)中存在兩相同存儲空間的存儲器模塊(如分別為512MB(megabytes)及512MB的存儲器模塊)時(shí)，對CPU而言只能辨識一0至512MB-1的存儲空間，而另一0至512MB-1的存儲空間則要通過該轉(zhuǎn)址接口以非0至512MB-1的其他地址呈現(xiàn)給CPU來讀取。依據(jù)本發(fā)明的一實(shí)施例，該第二存儲器模塊2802為256MB,且當(dāng)?shù)谝淮鎯ζ髂K2801與第二存儲器模塊2802二者均使用時(shí)，若該內(nèi)嵌式CPU242與外接式CPU243欲存取第一存儲器模塊2801中0至256MB-1地址上的數(shù)據(jù)時(shí)，由于第一存儲器模塊2801及第二存儲器模塊2802上均有0至256MB-1的地址，在設(shè)計(jì)上該內(nèi)嵌式CPU242與外接式CPU243僅能辨識且存取該第二存儲器模塊2802中0至256MB-1的地址數(shù)據(jù)，而第一存儲器模塊2801中0至256MB-1的地址上的數(shù)據(jù)則需以其他地址呈現(xiàn)，否則無法存取。通過地址重新映射器262的轉(zhuǎn)址功能，將該第一存儲器模塊2801中無法直接存取的0至256MB-1地址轉(zhuǎn)換成其他地址，讓該內(nèi)嵌式CPU242與外接式CPU243皆可正確地存取第一存儲器模塊2801中0至256MB-1地址的數(shù)據(jù)。依據(jù)本發(fā)明的另一實(shí)施例中，當(dāng)僅使用單一存儲器模塊時(shí)，亦可利用地址重新映射器262來進(jìn)行轉(zhuǎn)址功能。例如在單一存儲器模塊的存儲空間超過4"GB而超出CPU的定址能力時(shí)，亦可利用地址重新映射器262來進(jìn)行轉(zhuǎn)址，而對存儲器模塊超過冬GB的部份進(jìn)行定址。依據(jù)本發(fā)明的又一實(shí)施例中，該地址重新映射器262亦可為其他目的的轉(zhuǎn)址。上述存儲器模塊上的地址僅為本發(fā)明說明性實(shí)施例，并非作為本發(fā)明其他實(shí)施例中的限制。依據(jù)本發(fā)明的一實(shí)施例，第二仲裁器263可為一多主端對二從端(multi-mastersto2slaves)的雙向數(shù)據(jù)傳輸接口，所述主端單元為外接式CPU243、內(nèi)嵌式CPU242及USB控制器245等三單元，且所述從端單元則為第二橋接器265及第二存儲器控制器275等裝置。該第二仲裁器263用以決定哪一個主端單元可以取得對從端單元的存取控制權(quán)。例如，當(dāng)該內(nèi)嵌式CPU242從該第二仲裁器263取得對該第二存儲器控制器275的存取控制權(quán)后，即可通過該第二存儲器控制器275對第二存儲器模塊2802進(jìn)行數(shù)據(jù)存取。該第二仲裁器263的工作頻率為166MHz,總線數(shù)據(jù)寬度為128條傳送數(shù)據(jù)線及128條接收數(shù)據(jù)線，該規(guī)格在此僅為本發(fā)明說明性實(shí)施例，并非作為本發(fā)明其他實(shí)施例中的限制。依據(jù)本發(fā)明的一實(shí)施例，第一橋接器264作為第一仲裁器261與第二仲裁器263間的數(shù)據(jù)轉(zhuǎn)換接口。通過第二仲裁器263來傳輸?shù)耐饨邮紺PU243或內(nèi)嵌式CPU242或USB控制器245欲將數(shù)據(jù)或控制信號傳送至第一存儲器控制器270時(shí)，由于該兩種仲裁器261及263的工作頻率及通訊協(xié)定(protocol)不相同，雙方數(shù)據(jù)無法直接被對方使用，需通過該第一橋接器264的轉(zhuǎn)換接口，數(shù)據(jù)方能被對方使用。依據(jù)本發(fā)明的一實(shí)施例，第二橋接器265作為第二仲裁器263與I2C控制器292、GPIO控制器293、UART控制器294等單元間數(shù)據(jù)的轉(zhuǎn)換接口。當(dāng)通過第二仲裁器263來傳輸?shù)耐饨邮紺PU243或內(nèi)嵌式CPU242或USB控制器245欲將控制信號或數(shù)據(jù)傳送至I2C控制器292、GPIO控制器293、UART控制器294等單元時(shí)、或是I2C控制器292、GPIO控制器293、UART控制器294等單元欲將控制信號或數(shù)據(jù)傳送至通過第二仲裁器263來傳輸之外接式CPU243或內(nèi)嵌式CPU242或USB控制器245時(shí)，由于該第二仲裁器263與12C控制器292、GPIO控制器293、UART控制器294等單元的工作頻率及通訊協(xié)定并不相同，雙方數(shù)據(jù)無法直接被對方使用，需通過該第二橋接器265的轉(zhuǎn)換接口，數(shù)據(jù)方能被對方使用。依據(jù)本發(fā)明的一實(shí)施例，第一存儲器控制器(memoryaccesscontroller)270可為具有支持錯誤修正程序碼(error-correctingcode,ECC)功能且可用于雙倍速數(shù)據(jù)傳輸模式l(doubledatarate1,DDRl)或雙倍速數(shù)據(jù)傳輸模式2(doubledatarate2，DDR2)的存儲器控制器，其數(shù)據(jù)總線(databus)為64位元。該第一存儲器控制器270負(fù)責(zé)接受CPU或其他周邊單元(如:DIF引擎、RAID6引擎、TCP引擎等)的讀寫請求來存取第一存儲器模塊2801上的數(shù)據(jù)。其中，通過第二仲裁器263來傳輸?shù)母鲉卧缤饨邮紺PU243與內(nèi)嵌式CPU242及通過第一仲裁器261來傳輸?shù)母鲉卧?如:DIF引擎、RAID6引擎、TCP引擎等)皆可經(jīng)由第一存儲器控制器270來存取第一存儲器模塊2801內(nèi)的數(shù)據(jù)。上述第一存儲器控制器270的規(guī)格，在此僅為本發(fā)明說明性實(shí)施例，并非作為本發(fā)明其他實(shí)施例中的限制。依據(jù)本發(fā)明的一實(shí)施例，第二存儲器控制器(memoryaccesscontroller)275可為具有支持錯誤修正程序碼功能且可用于雙倍速數(shù)據(jù)傳輸模式1或雙倍速數(shù)據(jù)傳輸模式2的存儲器控制器，其數(shù)據(jù)總線(databus)為32位元。該第二存儲器控制器275負(fù)責(zé)接受CPU的讀寫請求來存取第二存儲器模塊2802上的數(shù)據(jù)。其中，通過第二仲裁器263上來傳輸之外接式CPU243與內(nèi)嵌式CPU242皆可通過第二存儲器控制器275來存取第二存儲器模塊2802上的數(shù)據(jù)，但通過第一仲裁器261上來傳輸?shù)母鲉卧?如:DIF引擎、RAID6引擎、TCP引擎等)則不經(jīng)由第二存儲器控制器275來存取第二存儲器模塊2802上的數(shù)據(jù)，其是為了讓該第二存儲器模塊2802可為外接式CPU243與內(nèi)嵌式CPU242所專用，以提高系統(tǒng)效能。依據(jù)本發(fā)明的另一實(shí)施例，通過第一仲裁器261上來傳輸?shù)母鲉卧?如:DIF引擎、RAID6引擎、TCP引擎等)也可經(jīng)由第二存儲器控制器275來存取第二存儲器模塊2802上的數(shù)據(jù)。上述第二存儲器控制器275的規(guī)格，在此僅為本發(fā)明說明性實(shí)施例，并非作為本發(fā)明其他實(shí)施例中的限制。依據(jù)本發(fā)明的一實(shí)施例，第一存儲器模塊2801可為具有錯誤修正程序碼功能的雙倍速數(shù)據(jù)傳輸模式l(doubledatarate1，DDR1)或雙倍速數(shù)據(jù)傳輸模式2(doubledatarate2,DDR2)的存儲器模塊，以提供給外接式CPU243與內(nèi)嵌式CPU242及通過第一仲裁器261來傳輸?shù)母鲉卧?如:DIF引擎、RAID6引擎、TCP引擎等)來存取數(shù)據(jù)。該第一存儲器模塊2801主要是儲存暫存數(shù)據(jù)。依據(jù)本發(fā)明的另一實(shí)施例，該第一存儲器模塊2801除了儲存暫存數(shù)據(jù)之外，還可儲存外接式CPU243和/或內(nèi)嵌式CPU242的指令(instmction)及數(shù)據(jù)。由于該第一存儲器模塊2801通常存放較多的數(shù)據(jù)，故實(shí)作上該第一存儲器模塊2801會比第二存儲器模塊2802具有較大的存儲空間。依據(jù)本發(fā)明的又一實(shí)施例，該、第一存儲器模塊2801也可為不具有錯誤修正程序碼功能的雙倍速數(shù)據(jù)傳輸模式1或雙倍速數(shù)據(jù)傳輸模式2的存儲器模塊。依據(jù)本發(fā)明的一實(shí)施例，第二存儲器模塊2802可為具有錯誤修正程序碼功能的雙倍速數(shù)據(jù)傳輸模式1(doubledatarate1，DDRl)或雙倍速數(shù)據(jù)傳輸模式2(doubledatarate1，DDR2)的存儲器模塊，其可僅提供給外接式CPU243和/或內(nèi)嵌式CPU242來存取數(shù)據(jù)使用，主要存放內(nèi)嵌式CPU242和/或外接式CPU243的指令(instmction)及其他暫存數(shù)據(jù)，故在實(shí)作上該第二存儲器模塊2802的存儲空間通常會比第一存儲器模塊2801小。該第二存儲器模塊2802在儲存虛擬化控制器上可以為內(nèi)建(on-board)存儲器模塊或外接存儲器模塊。依據(jù)本發(fā)明的另一實(shí)施例，該第二存儲器模塊2802可為非必要單元而可以省略。依據(jù)本發(fā)明的又一實(shí)施例，該第二存儲器模塊2802也可為不具有錯誤修正碼(ECC)功能的雙倍速數(shù)據(jù)傳輸模式1或雙倍速數(shù)據(jù)傳輸模式2的存儲器模塊。依據(jù)本發(fā)明的一實(shí)施例，集成電路間控制器(inter-integratedcircuitycontroller,I2Ccontroller)292是一集成電路間總線的控制器，是一種低成本的連結(jié)，它可以支持雙向數(shù)據(jù)傳輸于一可接受的傳輸速率下，常使用于個人計(jì)算機(jī)(PC)中，使得CPU可以管理與監(jiān)控主機(jī)板與其他裝置的狀態(tài)(如溫度、風(fēng)扇轉(zhuǎn)速等)。該I2C控制器292的應(yīng)用可在儲存虛擬化控制器與近端的箱體管理服務(wù)(enclosuremanagementservice,EMS)中來使用這種連結(jié)。依據(jù)本發(fā)明的一實(shí)施例，通用目的輸入輸出(generalpurposeI/O,GPIO)控制器293是一通用輸入輸出控制器，可以依照軟件應(yīng)用需求，將該GPIO控制器293當(dāng)成IO的輸入(單向)或是IO的輸出(單向)或是IO的輸入及輸出(雙向)。其為一種低速裝置控制器，應(yīng)用上可利用軟件來控制該GPIO控制器293的輸入或輸出。依據(jù)本發(fā)明的一實(shí)施例，非同步式串列接口(universalasynchronousreceivertransmitter,UART)控制器294是一可自周邊裝置或數(shù)據(jù)機(jī)(MODEM)上將序列信號轉(zhuǎn)換為并列信號(serialsignalstoparallelsignals),或是將CPU上的并列j言號轉(zhuǎn)才奐為序列"f言號(parallelsignalstoserialsignals)的一裝置。依據(jù)本發(fā)明的一實(shí)施例，圖4中該10處理器224與該外接式CPU243、第一存儲器模塊2801及第二存儲器模塊2802相連接，該10處理器224此時(shí)的連接方式可讓系統(tǒng)獲得最大的效能(performance)。圖4中，因?yàn)樵O(shè)置有該外接式CPU243,可以讓該外接式CPU243與內(nèi)嵌式CPU242相互分工。依據(jù)本發(fā)明的一實(shí)施例，可以將該外接式CPU243設(shè)定為主要的(Primary)中央處理器、內(nèi)嵌式CPU242則設(shè)定為輔助的(slave)中央處理器。外接式CPU243接受來自眾多主機(jī)端的10請求，依照軟件、固件的設(shè)定，將需重復(fù)執(zhí)行計(jì)算的工作和/或部分的IO處理工作分配給內(nèi)嵌式CPU242來執(zhí)行，隨后該外接式CPU243只需等待該內(nèi)嵌式CPU242將執(zhí)行的結(jié)果回傳。在該內(nèi)嵌式CPU242執(zhí)行該外接式CPU243分配給該內(nèi)嵌式CPU242處理工作的同時(shí)，該外接式CPU243便可繼續(xù)處理其他的工作或是接受來自主機(jī)單元10的其他10請求。由于該外接式CPU243與內(nèi)嵌式CPU242的相互分工，故系統(tǒng)可獲得極佳的效能。例如該外接式CPU243若收到軟件所傳來的數(shù)據(jù)加密請求，由于加密的行為需要通過復(fù)雜的演算法計(jì)算來實(shí)現(xiàn)，此舉將會占用該外接式CPU243相當(dāng)大的資源。通過分工，該外接式CPU243可將加密的工作分派給該內(nèi)嵌式CPU242來執(zhí)行，該外接式CPU243僅需告知內(nèi)嵌式CPU242與該加密工作相關(guān)的信息，而由該內(nèi)嵌式CPU242負(fù)責(zé)來執(zhí)行加密演算法的計(jì)算。該外接式CPU243將加密的工作分派給該內(nèi)嵌式CPU242后，便等待該內(nèi)嵌式CPU242回傳工作結(jié)果，在等待該內(nèi)嵌式CPU242回傳工作結(jié)果的同時(shí)，該外接式CPU243可繼續(xù)處理其他工作或是等待接收來自主機(jī)單元10的10請求。該內(nèi)嵌式CPU242完成加密演算法計(jì)算的工作后，會將該內(nèi)嵌式CPU242處理該加密工作的狀態(tài)訊息及完成加密后數(shù)據(jù)存放的位置等相關(guān)訊息通知該外接式CPU243，之后再等待或繼續(xù)執(zhí)行該外接式CPU243所分派的工作。依據(jù)本發(fā)明的另一實(shí)施例，可以將該外接式CPU243與內(nèi)嵌式CPU242設(shè)定為平行處理來自主機(jī)端請求的系統(tǒng)，而由操作系統(tǒng)分派工作。該外接式CPU243通常為較該內(nèi)嵌式CPU242具有更高運(yùn)算能力的CPU,但該外接式CPU243可依照系統(tǒng)效能的實(shí)際應(yīng)用需求而彈性地配置不同等級的CPU,當(dāng)系統(tǒng)對CPU工作的需求小很時(shí)，甚至可以將該外接式CPU243省略以符合成本考量。如圖5所示，當(dāng)該外接式CPU243省略時(shí)，則該內(nèi)嵌式CPU242便須獨(dú)自處理所有來自主機(jī)端的10請求以和/或其他運(yùn)算。請參閱圖4，因?yàn)樵O(shè)置有該第一存儲器模塊2801及該第二存儲器模塊2802，故可提高系統(tǒng)工作效能。其中，該第一、第二存儲器模塊2802可為內(nèi)建(on-board)存儲器模塊或外接存儲器模塊。此外，該第二存儲器模塊2802可被設(shè)計(jì)為儲存CPU指令及CPU數(shù)據(jù)的專用存儲器，用來儲存CPU指令及CPU數(shù)據(jù)；而該第一存儲器模塊2801可被設(shè)計(jì)為泛用存儲器，用來儲存中央處理器指令及數(shù)據(jù)、以及其他的暫存數(shù)據(jù)，提供該外接式中央處理器243或該內(nèi)嵌式中央處理器242或各其他周邊接口單元來存取的暫存數(shù)據(jù)。以此種設(shè)計(jì)來存取兩存儲器模塊2801與2802的數(shù)據(jù)，其優(yōu)點(diǎn)可避免該內(nèi)嵌式CPU242和/或外接式CPU243與其他單元(如DIF引擎、RAID6引擎、TCP引擎等)因共用該第二存儲器模塊2802而使得系統(tǒng)效能下降。其原因?yàn)楫?dāng)該內(nèi)嵌式CPU242或外接式CPU243欲對該第二存儲器模塊2802存取CPU指令和/或CPU數(shù)據(jù)時(shí)，由于該第二存儲器模塊2802為CPU專用的存儲器模塊，僅儲存CPU指令及CPU數(shù)據(jù)，所以僅有該內(nèi)嵌式CPU242和/或外接式CPU243才能對該第二存儲器模塊2802來存取，所以并不會發(fā)生該內(nèi)嵌式CPU242和/或外接式CPU243必須先等待其他周邊接口單元存取其所需的數(shù)據(jù)后才由該內(nèi)嵌式CPU242和/或外接式CPU243存取CPU指令和/或CPU數(shù)據(jù)的情形。反的，假設(shè)該第二存儲器模塊2802除了儲存CPU指令及CPU數(shù)據(jù)外，也同時(shí)儲存其他周邊接口單元的暫存數(shù)據(jù)時(shí)，當(dāng)該內(nèi)嵌式CPU242和/或外接式CPU243欲對該第二存儲器模塊2802存取CPU指令和/或CPU數(shù)據(jù)時(shí)，若其他單元正在對該第二存儲器模塊2802存取數(shù)據(jù)，該內(nèi)嵌式CPU242和/或外接式CPU243無法立即對該第二存儲器模塊2802存取數(shù)據(jù)，而必須等待其他單元對該第二存儲器模塊2802存取數(shù)據(jù)完成后才可對該第二存儲器模塊2802存取CPU指令和/或CPU數(shù)據(jù)，因而使得CPU多花費(fèi)等待的時(shí)間，系統(tǒng)效能下降。另外，假設(shè)第一存儲器模塊2801被設(shè)計(jì)為儲存CPU的指令及數(shù)據(jù)的專用存儲器，而第二存儲器模塊2802則被設(shè)計(jì)為儲存其他非CPU指令的泛用存儲器的話，當(dāng)內(nèi)嵌式CPU242和/或外接式CPU243欲至第一存儲器模塊2801中存取CPU指令和/或數(shù)據(jù)時(shí)，相關(guān)的路徑需經(jīng)過第二仲裁器263、地址重新映射器262、第一橋接器264、第一仲裁器261與第一存儲器控制器270等單元，其傳輸路徑較長；而相較之下，CPU的指令及數(shù)據(jù)若儲存于第二存儲器模塊2802中，當(dāng)內(nèi)嵌式CPU242和/或外接式CPU243欲至第二存儲器模塊2802中擷取指令時(shí)，相關(guān)的路徑僅需經(jīng)過第二仲裁器263與第二憶體控制器275等單元，減少了經(jīng)過地址重新映射器262、第一橋接器264與第一仲裁器261等單元，傳輸路徑較短，相對地減少CPU存取指令和/或數(shù)據(jù)的時(shí)間。此外，當(dāng)CPU的指令及數(shù)據(jù)儲存于第一存儲器模塊2801時(shí)，也會有該內(nèi)嵌式CPU242和/或外接式CPU243與其他單元因共用該第一存儲器模塊2801而使得系統(tǒng)效能下降的問題。故圖4中第二存儲器模塊2802作為儲存CPU指令及數(shù)據(jù)的專用存儲器，而除了CPU指令及數(shù)據(jù)以外的數(shù)據(jù)儲存在第一存儲器模塊2801中時(shí)，可增加系統(tǒng)的效能。在本實(shí)施例中，該10處理器224同時(shí)連接有一外接式CPU243,相較于僅有該內(nèi)嵌式CPU242而言，系統(tǒng)具有更佳的效能。另外，當(dāng)該外接式CPU243的效能較佳于該內(nèi)嵌式CPU242時(shí)，可以針對不同的需求，而將一個CPU設(shè)定為主要的CPU,另一個CPU則設(shè)定為輔助CPU,用來處理來自主機(jī)單元10的IO請求及內(nèi)部運(yùn)算，或者將該內(nèi)嵌式CPU242及該外接式CPU243兩者設(shè)定平行處理的系統(tǒng)架構(gòu)，系統(tǒng)因而可工作于最大效能。圖5是依據(jù)圖4的實(shí)施例的另一連接態(tài)樣，其中該IO處理器224僅與第一存儲器模塊2801相連接，省略了該外接式CPU243及第二存儲器模塊2802。在本實(shí)施例中，該IO處理器224與其他裝置的連接方式會讓系統(tǒng)工作于較低效能的狀態(tài)，但卻也將系統(tǒng)的建置成本(cost)降至最低，對于工作量不高且有成本考量的系統(tǒng)，是一實(shí)際應(yīng)用需求與成本考量兼具的選擇。依據(jù)本發(fā)明的儲存虛擬化控制器200,在實(shí)際應(yīng)用需求與成本考量下，還有以下的實(shí)施方式(l)設(shè)置該外接式CPU243及該第一存儲器^f莫塊2801，但不設(shè)置第二存儲器模塊2802;(2)不設(shè)置該外接式CPU243,但設(shè)置該第一存儲器模塊2801及第二存儲器模塊2802;或是(3)于設(shè)置該外接式CPU243時(shí)，視實(shí)際應(yīng)用需求提升或降低該外接式CPU243的等級等組合。綜合上述情況，該IO處理器224與外接式CPU243、第二存儲器模塊2802的連接方式可彈性地變化以符合系統(tǒng)實(shí)際的應(yīng)用需求。權(quán)利要求1.一種于儲存虛擬化系統(tǒng)中使用的輸入輸出處理器，該輸入輸出處理器包含有一內(nèi)嵌式中央處理器；一交換器，該交換器連接至該內(nèi)嵌式中央處理器；一外接式中央處理器總線控制器，連接至該交換器，用于可選擇性地連接一外接式中央處理器；一第一存儲器控制器，連接至該交換器，用于連接一第一存儲器；以及一第二存儲器控制器，連接至該交換器，用于可選擇性地連接一第二存儲器。2.如權(quán)利要求1所述的輸入輸出處理器，其中該交換器包含一第一仲裁器；一第二仲裁器；以及一第一橋接器，連接于該第一與第二仲裁器之間；其中，該內(nèi)嵌式中央處理器、外接式中央處理器總線控制器、及該第二存儲器控制器連接于該一第二仲裁器上，該第一存儲器控制器連接于該一第一仲裁器上。3.如權(quán)利要求2所述的輸入輸出處理器，其中該第一仲裁器操作于一第一總線協(xié)定，且該第二仲裁器操作于一第二總線協(xié)定。4.如權(quán)利要求3所述的輸入輸出處理器，進(jìn)一步包含一地址重新映射器，連接于該第一與第二仲裁器之間，且與該第一橋接器連接。5.如權(quán)利要求2所述的輸入輸出處理器，進(jìn)一步包含一獨(dú)立冗余磁盤陣列等級6引擎，以產(chǎn)生同位數(shù)據(jù)。6.如權(quán)利要求2所述的輸入輸出處理器，進(jìn)一步包含一數(shù)據(jù)一致性字段引擎，以產(chǎn)生數(shù)據(jù)一致性字段數(shù)據(jù)或通過該數(shù)據(jù)一致性字段數(shù)據(jù)檢測其相對應(yīng)的使用者數(shù)據(jù)的正確性。7.如權(quán)利要求2所述的輸出入處理器，進(jìn)一步包含一輸入輸出界面控制器，用以與一輸入輸出連結(jié)控制器相連接。8.如權(quán)利要求2所述的輸入輸出處理器，進(jìn)一步包含一通用序列總線控制器，用以處理傳送至該輸入輸出處理器的通用序列總線訊號。9.如權(quán)利要求2所述的輸入輸出處理器，進(jìn)一步包含一傳輸控制協(xié)定引擎用以搬移存儲器中的數(shù)據(jù)。10.如權(quán)利要求2所述的輸出入處理器，其中該輸出入處理器連接有一外接式中央處理器，則該外接式中央處理器及該內(nèi)嵌式中央處理器兩者之一作為儲存虛擬化控制器的主要中央處理器，而兩者的另一作為輔助中央處理器，該主要中央處理器可將來自主機(jī)單元的部分或全部請求，分配給該輔助中央處理器來執(zhí)行。11.如權(quán)利要求2所述的輸入輸出處理器，其中該第二存儲器控制器連接有該第二存儲器，且該第二存儲器專門用來儲存該內(nèi)嵌式中央處理器和/或該外接式中央處理器的數(shù)據(jù)及指令。12.如權(quán)利要求2所述的輸入輸出處理器，其中該第二存儲器控制器連接有該第二存儲器，且中央處理器的數(shù)據(jù)及指令以外的其他輸入輸出數(shù)據(jù)儲存在該第一存儲器中。13.如權(quán)利要求1所述的輸入輸出處理器，進(jìn)一步包含一獨(dú)立冗余磁盤陣列等級6引擎，以產(chǎn)生同位數(shù)據(jù)。14.如權(quán)利要求1所述的輸入輸出處理器，進(jìn)一步包含一數(shù)據(jù)一致性字段引擎，以產(chǎn)生數(shù)據(jù)一致性字段數(shù)據(jù)或通過該數(shù)據(jù)一致性字段數(shù)據(jù)檢測其相對應(yīng)的使用者數(shù)據(jù)的正確性。15.如權(quán)利要求1所述的輸入輸出處理器，進(jìn)一步包含一通用序列總線控制器，用以處理傳送至該輸入輸出處理器的通用序列總線訊號。16.如權(quán)利要求1所述的輸入輸出處理器，進(jìn)一步包含一傳輸控制協(xié)定引擎用以搬移存儲器中的數(shù)據(jù)。17.如權(quán)利要求1所述的輸出入處理器，其中該輸出入處理器連接有一外接式中央處理器，且該外接式中央處理器及該內(nèi)嵌式中央處理器兩者之一作為儲存虛擬化控制器的主要中央處理器，而兩者的另一作為輔助中央處理器，該主要中央處理器可將來自主機(jī)單元的部分或全部請求，分配給該輔助中央處理器來執(zhí)行。18.如權(quán)利要求1所述的輸入輸出處理器，其中該第二存儲器控制器連接有該第二存儲器，且該第二存儲器專門用來儲存該內(nèi)嵌式中央處理器和/或該外接式中央處理器的數(shù)據(jù)及指令。19.如權(quán)利要求1所述的輸入輸出處理器，其中該第二存儲器控制器連接有該第二存儲器，且中央處理器的數(shù)據(jù)及指令以外的其他輸入輸出數(shù)據(jù)儲存在該第一存儲器中。20.—種儲存虛擬化控制器，包含有一輸入輸出處理器；至少一第一存儲器；至少一輸入輸出裝置連結(jié)控制器，與該輸入輸出處理器相連接；一主機(jī)端口，設(shè)置于一該至少一輸入輸出裝置連結(jié)控制器中，用于連接至一主4幾；以及一裝置端口，設(shè)置于一該至少一輸入輸出裝置連結(jié)控制器中，用于連接至少一實(shí)體儲存裝置；其中，該輸入輸出處理器包含有一內(nèi)嵌式中央處理器；一交換器，該交換器連接至該內(nèi)嵌式中央處理器；一外接式中央處理器總線控制器，連接至該交換器，用于可選擇性地連接一外接式中央處理器；以及一第一存儲器控制器，連接至該交換器，用于連接一第一存儲器；以及一第二存儲器控制器，連接至該交換器，用于可選擇性地連接一第二存儲器。21.如權(quán)利要求20所述的儲存虛擬化控制器，其中該交換器包含一第一仲裁器；一第二仲裁器；以及一第一橋接器，連接于該第一與第二仲裁器之間；其中，該內(nèi)嵌式中央處理器、外接式中央處理器總線控制器、及該第二存儲器控制器連接于該一第二仲裁器上，該第一存儲器控制器連接于該一第一仲裁器上。22.如權(quán)利要求21所述的儲存虛擬化控制器，其中該第一仲裁器操作于一第一總線協(xié)定，且該第二仲裁器操作于一第二總線協(xié)定。23.如權(quán)利要求22所述的儲存虛擬化控制器，進(jìn)一步包含一地址重新映射器，連接于該第一與第二仲裁器之間，且與該第一橋接器連接。24.如權(quán)利要求20所述的儲存虛擬化控制器，進(jìn)一步包含一獨(dú)立冗余磁盤陣列等級6引擎，以產(chǎn)生同位數(shù)據(jù)。25.如權(quán)利要求20所述的儲存虛擬化控制器，進(jìn)一步包含一數(shù)據(jù)一致性字段引擎，以產(chǎn)生數(shù)據(jù)一致性字段數(shù)據(jù)或通過該數(shù)據(jù)一致性字段數(shù)據(jù)檢測其相對應(yīng)的使用者數(shù)據(jù)的正確性。26.如權(quán)利要求20所述的儲存虛擬化控制器，進(jìn)一步包含一通用序列總線控制器，用以處理傳送至該輸入輸出處理器的通用序列總線訊號。27.如權(quán)利要求20所述的儲存虛擬化控制器，進(jìn)一步包含一傳輸控制協(xié)定引擎用以搬移存儲器中的數(shù)據(jù)。28.如權(quán)利要求20所述的儲存虛擬化控制器，其中當(dāng)該輸出入處理器連接有一外接式中央處理器時(shí)，則該外接式中央處理器及該內(nèi)嵌式中央處理器兩者之一作為儲存虛擬化控制器的主要中央處理器，而兩者的另一作為輔助中央處理器，該主要中央處理器可將來自主機(jī)單元的部分或全部請求，分配給該輔助中央處理器來執(zhí)行。29.如權(quán)利要求20所述的儲存虛擬化控制器，其中該第二存儲器控制器連接有該第二存儲器，且該第二存儲器專門用來儲存該內(nèi)嵌式中央處理器和/或該外接式中央處理器的數(shù)據(jù)及指令。30.如權(quán)利要求20所述的儲存虛擬化控制器，其中該第二存儲器控制器連接有該第二存儲器，且中央處理器的數(shù)據(jù)及指令以外的其他輸入輸出數(shù)據(jù)儲存在該第一存儲器中。31.—種儲存虛擬化子系統(tǒng)，包含有一獨(dú)立冗余磁盤陣列包含多個實(shí)體儲存裝置，用以提供儲存空間；以及一儲存虛擬化控制器，連接于該獨(dú)立冗余磁盤陣列，用以接收來自一主機(jī)計(jì)算機(jī)存取該獨(dú)立冗余磁盤陣列的輸入輸出請求；其中，該儲存虛擬化控制器包含有一輸入輸出處理器；至少一第一存儲器；至少一輸入輸出裝置連結(jié)控制器，與該輸入輸出處理器相連接；一主機(jī)端口，設(shè)置于一該至少一輸入輸出裝置連結(jié)控制器中，用于連接至該主機(jī)計(jì)算機(jī)；以及一裝置端口，設(shè)置于一該至少一輸入輸出裝置連結(jié)控制器中，用于連接至該獨(dú)立冗余^f茲盤陣列；且其中，該輸入輸出處理器包含有一內(nèi)嵌式中央處理器；一交換器，該交換器連接至該內(nèi)嵌式中央處理器；一外接式中央處理器總線控制器，連接至該交換器，用于可選擇性地連接一外接式中央處理器；一第一存儲器控制器，連接至該交換器，用于連接一第一存儲器；以及一第二存儲器控制器，連接至該交換器，用于可選擇性地連接一第二存儲器。32.如權(quán)利要求31所述的儲存虛擬化子系統(tǒng)，其中該交換器包含一第一仲裁器；一第二仲裁器；以及一第一橋接器，連接于該第一與第二仲裁器之間；其中，該內(nèi)嵌式中央處理器、外接式中央處理器總線控制器、及該第二存儲器控制器連接于該一第二仲裁器上，該第一存儲器控制器連接于該一第一仲裁器上。33.如權(quán)利要求32所述的儲存虛擬化子系統(tǒng)，其中該第一仲裁器操作于一第一總線協(xié)定，且該第二仲裁器操作于一第二總線協(xié)定。34.如權(quán)利要求33所述的儲存虛擬化子系統(tǒng)，進(jìn)一步包含一地址重新映射器，連接于該第一與第二仲裁器之間，且與該第一橋接器連接。35.如權(quán)利要求31所述的儲存虛擬化子系統(tǒng)，進(jìn)一步包含一獨(dú)立冗余磁盤陣列等級6引擎，以產(chǎn)生同位數(shù)據(jù)。36.如權(quán)利要求31所述的儲存虛擬化子系統(tǒng)，進(jìn)一步包含一數(shù)據(jù)一致性字段引擎，以產(chǎn)生數(shù)據(jù)一致性字段數(shù)據(jù)或通過該數(shù)據(jù)一致性字段數(shù)據(jù)檢測其相對應(yīng)的使用者數(shù)據(jù)的正確性。37.如權(quán)利要求31所述的儲存虛擬化子系統(tǒng)，進(jìn)一步包含一通用序列總線控制器，用以處理傳送至該輸入輸出處理器的通用序列總線訊號。38.如權(quán)利要求31所述的儲存虛擬化子系統(tǒng)，進(jìn)一步包含一傳輸控制協(xié)定引擎用以搬移存儲器中的數(shù)據(jù)。39.如權(quán)利要求31所述的儲存虛擬化子系統(tǒng)，其中該輸出入處理器連接有一外接式中央處理器，且該外接式中央處理器及該內(nèi)嵌式中央處理器兩者之一作為儲存虛擬化控制器的主要中央處理器，而兩者的另一作為輔助中央處理器，該主要中央處理器可將來自主機(jī)單元的部分或全部請求，分配給該輔助中央處理器來執(zhí)行。40.如權(quán)利要求31所述的儲存虛擬化子系統(tǒng)，其中該第二存儲器控制器連接有該第二存儲器，且該第二存儲器專門用來儲存該內(nèi)嵌式中央處理器和/或該外接式中央處理器的數(shù)據(jù)及指令。41.如權(quán)利要求31所述的儲存虛擬化子系統(tǒng)，其中該第二存儲器控制器連接有該第二存儲器，且中央處理器的數(shù)據(jù)及指令以外的其他輸入輸出數(shù)據(jù)儲存在該第一存儲器中。42.—種用于輸入輸出處理器的數(shù)據(jù)處理方法，該輸入輸出處理器包含一交換器、一內(nèi)嵌式中央處理器、一外接式中央處理器總線、一中央處理器以外的其他輸入輸出處理裝置、以及一第一及一第二存儲器控制器，該方法包含以下步驟提供一第二存儲器連接至該第二存儲器控制器，該第二存儲器主要用于存放中央處理器數(shù)據(jù)及指令；提供一第一存儲器連接至該第一存儲器控制器，中央處理器以外的其它輸入輸出處理裝置的數(shù)據(jù)或指令存放在該第一存儲器中；提供一中央處理器指令于該第二存儲器中；該內(nèi)嵌式中央處理器通過該交換器及該第二存儲器控制器而至該第二存儲器中存取該中央處理器指令及數(shù)據(jù)；由該中央處理器以外的其他輸入輸出處理裝置處理一第一輸入輸出數(shù)據(jù)；該第一輸入輸出數(shù)據(jù)通過該交換器而緩沖暫存于該第一存儲器中。43.如權(quán)利要求42的方法，其中中央處理器以外的其他輸入輸出處理裝置包含一輸入輸出界面控制器，該輸入輸出界面控制器用以與一輸入輸出連結(jié)控制器相連接。44.如權(quán)利要求42的方法，其中該輸入輸出處理器用于一儲存虛擬化控制器中。45.如權(quán)利要求42的方法，還包含以下的步驟提供一外接式中央處理器與該外接式中央處理器總線連接，且該外接式中央處理器通過該交換器及該第二存儲器控制器而至該第二存儲器中讀取該中央處理器指令及數(shù)據(jù)。46.如權(quán)利要求42的方法，還包含以下的步驟在該交換器中提供一第一仲裁器及一第二仲裁器、以及提供一第一橋接器連接于該第一與第二仲裁器之間，且其中，該內(nèi)嵌式中央處理器、外接式中央處理器總線控制器、及該第二存儲器控制器連接于該一第二仲裁器上，該第一存儲器控制器連接于該一第一仲裁器上。47.如權(quán)利要求46的方法，其中該第一仲裁器操作于一第一總線協(xié)定，且該第二仲裁器操作于一第二總線協(xié)定。48.如權(quán)利要求47的方法，還包含以下的步驟提供一地址重新映射器連接于該第一與第二仲裁器之間，且與該第一橋接器連接。49.如權(quán)利要求42所述的方法，還包含以下的步驟提供一獨(dú)立冗余磁盤陣列等級6引擎連接于該交換器，以產(chǎn)生同位數(shù)據(jù)。50.如權(quán)利要求42所述的方法，還包含以下的步驟提供一數(shù)據(jù)一致性字段引擎連接于該交換器，以產(chǎn)生數(shù)據(jù)一致性字段數(shù)據(jù)或通過該數(shù)據(jù)一致性字段數(shù)據(jù)檢測其相對應(yīng)的使用者數(shù)據(jù)的正確性。51.如權(quán)利要求42所述的方法，還包含以下的步驟提供一通用序列總線控制器連接于該交換器，用以處理傳送至該輸入輸出處理器的通用序列總線訊號。52.如權(quán)利要求42所述的方法，還包含以下的步驟提供一傳輸控制協(xié)定引擎連接于該交換器。53.如權(quán)利要求42所述的方法，還包含以下的步驟提供一外接式中央處理器與該外接式中央處理器總線連接，以分?jǐn)傇搩?nèi)嵌式中央處理器的工作負(fù)荷。全文摘要本發(fā)明為一輸入輸出處理器，包含一內(nèi)嵌式中央處理器；一交換器連接至該內(nèi)嵌式中央處理器；一外接式中央處理器總線控制器連接至該交換器，用于可選擇性地連接一外接式中央處理器；一第一存儲器控制器連接至該交換器用于連接一第一存儲器；以及一第二存儲器控制器連接至該交換器，用于可選擇性地連接一第二存儲器。本發(fā)明的輸入輸出處理器可視情況連接該外接式中央處理器、連接該第二存儲器、或是可連接至不同等級的該外接式中央處理器，以符合成本考量與實(shí)際應(yīng)用需求。文檔編號G06F3/06GK101452373SQ20081018560公開日2009年6月10日申請日期2008年12月17日優(yōu)先權(quán)日2007年12月20日發(fā)明者周德成,王訓(xùn)文申請人:普安科技股份有限公司