專利名稱：一種優(yōu)化混合信號芯片面積的方法
技術領域：
本發(fā)明涉及集成電路技術領域，特別是優(yōu)化混合信號芯片面積的 方法。
背景技術：
目前，集成電路數(shù)字版圖布局的方法是對已經(jīng)做好的IP (模塊)、
10 (輸入輸出)以及邏輯單元進行擺放，從而得出整個芯片的面積。
而這種方法就引發(fā)出的問題是在通常會用到的做好的IP中，例如 regulator (電平轉換)或者charg印ump (電荷泵)，存在大量的電容 及電阻器件。而這些器件往往占據(jù)較大的面積，這樣就會使做好的IP 面積較大。芯片布局時，IP的大小和面積是固定的，就會在芯片上產(chǎn) 生一些浪費區(qū)域，導致芯片面積較大。同時，IP中的電容或電阻等器 件相對于芯片來說是單獨仿真，這樣裝上的電容或電阻數(shù)量往往會大 于芯片實際所需。

發(fā)明內容
為了解決上述現(xiàn)有技術中存在的問題，本發(fā)明的目的是提供一種 優(yōu)化混合信號芯片面積的方法。它在保證IP性能的同時減小IP面積， 從而進一步優(yōu)化芯片面積，不產(chǎn)生浪費區(qū)域，并節(jié)約電阻和電容的數(shù)
為了達到上述發(fā)明目的，本發(fā)明的技術方案以如下方式實現(xiàn)
3方案一
一種優(yōu)化混合信號芯片面積的方法，其步驟為
① 設計IP版圖時，將IP中的電阻或者電容分離出來，使IP面 積大幅度縮??；
② 將已經(jīng)做好的IP及其它邏輯單元進行擺放，得出整個芯片的面
積；
將分離出來的電阻或者電容放置在芯片電源環(huán)上、壓焊盤Pad 下方或者與電阻或電容用到的金屬層不相同的布線區(qū)域。 方案二
一種優(yōu)化混合信號芯片面積的方法，其步驟為
① 設計IP版圖時，不擺放IP中的電阻或者電容，使IP面積大 幅度縮小；
② 將已經(jīng)做好的IP及其它邏輯單元進行擺放，得出整個芯片的面
積；
根據(jù)對整個芯片的仿真得出要添加的電阻或者電容的數(shù)量，并 將電阻或者電容放置在芯片電源環(huán)上、壓焊盤Pad下方或者與電阻或 電容用到的金屬層不相同的布線區(qū)域。
本發(fā)明由于采用了上述方法，與現(xiàn)有技術相比的有益效果是
1、 可避免產(chǎn)生浪費區(qū)域，達到同樣性能的前提下減少電容或電阻 的使用，顯著減小芯片面積，節(jié)約成本。
2、 電容或者電阻是以后期手工的方式添加的，調整大小非常方便， 有利于優(yōu)化IP和芯片的性能。下面結合附圖和具體實施方式
對本發(fā)明作進一步說明。


圖l是本發(fā)明實施例一中將電平轉換regulator分離為電源電容和
其它器件示意圖2是本發(fā)明實施例一中將分離出來的電容放在芯片的電源環(huán)上。 圖3是本發(fā)明實施例一中將IP分離出來的電容放在壓焊盤Pad下方。
具體實施例方式
實施例一
參看圖1至圖3，本發(fā)明優(yōu)化混合信號芯片面積的方法步驟為 ①設計regulator版圖時，將regulator中的電容分離出來，使
regulator面積大幅度縮??；
將已經(jīng)做好的regulator及其它邏輯單元進行擺放，得出整個
芯片的面積；
將分離出來的電容放置在芯片上的電源環(huán)上或者放在和電容 用到不同金屬層的Pad下面。
實施例二
一種優(yōu)化混合信號芯片面積的方法步驟為
① 設計IP版圖時，不擺放IP中的電阻或者電容，使IP面積大 幅度縮??；
② 將已經(jīng)做好的IP及其它邏輯單元進行擺放，得出整個芯片的面
積； 根據(jù)對整個芯片的仿真得出要添加的電阻或者電容的數(shù)量，并
將電阻或者電容放置在芯片電源環(huán)上、壓焊盤Pad下方或者與電阻或
電容用到的金屬層不相同的布線區(qū)域。
權利要求
1、一種優(yōu)化混合信號芯片面積的方法，其步驟為①設計IP版圖時，將IP中的電阻或者電容分離出來，使IP面積大幅度縮?。虎趯⒁呀?jīng)做好的IP及其它邏輯單元進行擺放，得出整個芯片的面積；③將分離出來的電阻或者電容放置在芯片電源環(huán)上、壓焊盤Pad下方或者與電阻或電容用到的金屬層不相同的布線區(qū)域。
2、 一種優(yōu)化混合信號芯片面積的方法，其步驟為① 設計IP版圖時，不擺放IP中的電阻或者電容，使IP面積大 幅度縮??；② 將已經(jīng)做好的IP及其它邏輯單元進行擺放，得出整個芯片的面積； 根據(jù)對整個芯片的仿真得出要添加的電阻或者電容的數(shù)量，并 將電阻或者電容放置在芯片電源環(huán)上、壓焊盤Pad下方或者與電阻或 電容用到的金屬層不相同的布線區(qū)域。
全文摘要
一種優(yōu)化混合信號芯片面積的方法，涉及集成電路技術領域。本發(fā)明方法的步驟為①設計IP版圖時，將IP中的電阻或者電容分離出來，使IP面積大幅度縮?。虎趯⒁呀?jīng)做好的IP及其它邏輯單元進行擺放，得出整個芯片的面積；③將分離出來的電阻或者電容放置在芯片電源環(huán)上、壓焊盤Pad下方或者與電阻或電容用到的金屬層不相同的布線區(qū)域。同現(xiàn)有技術相比，本發(fā)明在保證IP性能的同時減小IP面積，從而進一步優(yōu)化芯片面積，不產(chǎn)生浪費區(qū)域，并節(jié)約電阻和電容的數(shù)量。
文檔編號G06F17/50GK101673311SQ200810222199
公開日2010年3月17日 申請日期2008年9月11日 優(yōu)先權日2008年9月11日
發(fā)明者艷 侯, 侯曉宇, 喆 孫, 張云翔, 李婧嫻, 梁天逾, 磊 王, 寒 祁 申請人:北京同方微電子有限公司