專利名稱：高速實時數(shù)據(jù)采集系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及數(shù)據(jù)采集技術(shù)領(lǐng)域，特別是涉及一種新型高速實時數(shù)據(jù) 采集系統(tǒng)。
背景技術(shù)：
隨著現(xiàn)代科學(xué)技術(shù)的發(fā)展，數(shù)據(jù)采集技術(shù)已滲透到地質(zhì)勘:探、醫(yī)療器械、 雷達(dá)、測控等眾多技術(shù)領(lǐng)域，人們對數(shù)據(jù)的采樣速率提出了越來越高的要求。
在模數(shù)變換(Analog Digital, AD)采樣系統(tǒng)中，傳統(tǒng)的晶體振蕩器加以為電 路和濾波電路的模擬方式已不能滿足這一要求，而采用專用的時鐘芯片的時鐘 模塊的靈活性又不夠，當(dāng)前新的技術(shù)發(fā)展趨勢是使用FPGA (Field Programmable Gate Array,即現(xiàn)場可編程門陣列)技術(shù)，采用FPGA的內(nèi)部專用 時鐘模塊和邏輯資源來構(gòu)建能滿足系統(tǒng)要求的靈活的高精度時鐘模塊。
模數(shù)轉(zhuǎn)換器作為模擬信號和數(shù)字信號的橋梁，其應(yīng)用日趨廣泛。當(dāng)前不斷 涌現(xiàn)的新理論、新算法，加之?dāng)?shù)字信號處理器件性能的"R高，推動了凝:據(jù)采集 系統(tǒng)的發(fā)展。目前常用數(shù)據(jù)采集系統(tǒng)的速率一般在幾MSps 幾百MSps ( Million samples per second,百萬抽樣/秒)，經(jīng)模數(shù)轉(zhuǎn)換后的數(shù)據(jù)通過緩沖存儲器送入 到性能較低的DSP ( Digital Signal Processing,數(shù)字信號處理)處理器，或者 通過各種總線送入微機(jī)，于是所采集的數(shù)據(jù)得不到及時的處理，難以滿足數(shù)據(jù) 采集實時性的要求，并且所采用的采樣控制接口電路需要占用大量的DSP資源 和總線資源。
參見圖l,在傳統(tǒng)的數(shù)據(jù)采集系統(tǒng)中，AD的控制和數(shù)據(jù)的轉(zhuǎn)存可通過孩吏處 理器來進(jìn)行控制。這種方式用于高速數(shù)據(jù)采集系統(tǒng)將會浪費大量的C PU (Central processing unit,中央處理器)資源，而對于MCU( Micro Controller Unit 微型控制單元，也稱為單片微型計算機(jī))來說，根本不可能控制高速數(shù)據(jù)的采 集和存儲過程。因為一^:將AD轉(zhuǎn)換的結(jié)果讀入，然后再轉(zhuǎn)存到片外的存儲器(如圖示的RAM)中，此過程至少需要4個機(jī)器周期，采用傳統(tǒng)的微處理器或 者ARM (Advanced RISC Machines,高級RISC微處理器)的方案，根本不能 滿足系統(tǒng)的需要。
近幾年隨著數(shù)字革命的推進(jìn)，數(shù)據(jù)存儲技術(shù)也取得了迅猛的發(fā)展。在電子 和計算機(jī)技術(shù)飛速發(fā)展今天，數(shù)字信號處理技術(shù)已經(jīng)成為信息獲取的最重要的 手段之一。同時各應(yīng)用領(lǐng)域?qū)?shù)字信號處理的實時性，集成度和靈活性也提出 了更高的要求。己有的低速，非實時的數(shù)據(jù)采集處理系統(tǒng)4艮難滿足這種高端需 求。
在一些智能儀器中，經(jīng)常需要進(jìn)行大量的數(shù)據(jù)采集和存儲4喿作。例如，在 精準(zhǔn)農(nóng)業(yè)作業(yè)中需要采集田地中每一個采樣點的經(jīng)度、綿度、產(chǎn)量和濕度等信 息，這樣采樣點會有成千上萬，于是產(chǎn)生了大量的數(shù)據(jù)，目前保證這些現(xiàn)場數(shù) 據(jù)的存儲是測控系統(tǒng)設(shè)計中的關(guān)鍵問題之一。對基于PC機(jī)的智能儀器，這些 數(shù)據(jù)可直接以DOS或Windows文件的形式存入硬盤，而對于基于單片機(jī)的現(xiàn)場 設(shè)備，則由于系統(tǒng)處理速度慢、沒有操作系統(tǒng)支持和存儲容量小等原因，難以 滿足上述要求。通常單片機(jī)所支持的存儲單元的RAM(random -access msmory, 隨才幾存取存4渚器)、EEPROM ( Electrically Erasable Programmable Read-Only Memory,電可擦可編程只讀存儲器)或小容量的Flash存儲芯片，它們的一個 共同特點是受到尋址空間的限制，不能滿足海量存儲的要求，無法高速實時地 實現(xiàn)數(shù)據(jù)的傳輸與存儲，因此對于高速多通道數(shù)據(jù)采集，普通單片才/U艮難滿足 系統(tǒng)對數(shù)據(jù)采集實時性和同步性的要求。

實用新型內(nèi)容
有鑒于此，本實用新型的目的是提供一種新型高速實時數(shù)據(jù)采集系統(tǒng)， 可以高速實時地實現(xiàn)所采集數(shù)據(jù)的傳輸與存儲。
為此，本實用新型提供了一種新型高速實時數(shù)據(jù)采集系統(tǒng)，包括 信號源，用于輸出模擬信號給模數(shù)轉(zhuǎn)換器；
模數(shù)轉(zhuǎn)換器，用于將信號源輸出的模擬信號轉(zhuǎn)換成可編譯的數(shù)字信號并 輸出；現(xiàn)場可編程門陣列FPGA芯片，用于存儲模數(shù)轉(zhuǎn)換器輸出的數(shù)字信號并 控制數(shù)字信號的輸入與輸出；
數(shù)據(jù)流運(yùn)算處理模塊，用于對FPGA芯片所輸出的數(shù)字信號流進(jìn)行信號 處理。
優(yōu)選地，所述FPGA芯片包括用于緩存數(shù)據(jù)的第一雙口隨機(jī)存取存儲 器DPRAM和第二雙口隨才踏取存儲器DPRAM，以及用于對第一 DPRAM 或第二 DPRAM進(jìn)行讀寫控制的邏輯控制模塊。
優(yōu)選地，所述第一 DPRAM和第二 DPRAM組成兵乓工作方式。
優(yōu)選地，所述邏輯控制模塊包括輸入數(shù)據(jù)流選擇單元，用于等時地將 模數(shù)轉(zhuǎn)換器輸出的數(shù)字信號分配到第一 DPRAM或第二 DPRAM;輸出數(shù)據(jù) 流選擇單元，用于等時地選擇輸出第一 DPRAM或第二 DPRAM中的數(shù)字信 號流給數(shù)據(jù)流運(yùn)算處理模塊。
優(yōu)選地，所述邏輯控制模塊還包括有運(yùn)算處理控制單元，用于根據(jù)模數(shù) 轉(zhuǎn)換器的狀態(tài)來控制數(shù)據(jù)流運(yùn)算處理模塊的運(yùn)行。
優(yōu)選地，所述信號和模數(shù)轉(zhuǎn)換器之間連接有低通信號濾波器，用于消除 信號源所輸出信號中的高頻噪聲。
優(yōu)選地，所述數(shù)據(jù)流運(yùn)算處理模塊為數(shù)字信號處理器DSP。
優(yōu)選地，所述數(shù)據(jù)流運(yùn)算處理模塊與FPGA芯片通過串行外圍設(shè)備接口 SPI和外部存儲器接口 EMIF相連接。
由以上本實用新型提供的技術(shù)方案可見，本實用新型基于FPGA技術(shù)， 在FPGA(現(xiàn)場可編程門陣列)芯片內(nèi)部集成了兩塊DPRAM(即第一 DPRAM 和第二 DPRAM)及控制邏輯模塊，很好地保證了時鐘的穩(wěn)定，防止毛刺出 現(xiàn)。與傳統(tǒng)的RAM和FIFO相比，DPRAM既具有因有兩套互不千擾的輸入 輸出端口，在切換輸入輸出時鐘時有利于保持時鐘的純凈、穩(wěn)定的優(yōu)點。同 時由于兩塊DPRAM組成兵乓操作，即在一塊DPRAM讀取Jt據(jù)的同時，另 一塊DPRAM進(jìn)行寫數(shù)據(jù)，于是使得本實用新型提供的數(shù)據(jù)采集系統(tǒng)可以簡 便而又有效地實現(xiàn)了數(shù)據(jù)實時傳輸與存儲。

圖1為傳統(tǒng)的數(shù)據(jù)采集系統(tǒng)的框圖2為本實用新型提供的基于DPRAM的新型高速實時數(shù)據(jù)采集系統(tǒng)的 組成框圖3為本實用新型中FPGA芯片邏輯控制模塊的第一實施例的組成框
圖4為本實用新型中FPGA芯片邏輯控制模塊的第二實施例的組成框
圖5為連接有低通信號濾波器的本實用新型的組成框圖。
具體實施方式

為了使本技術(shù)領(lǐng)域的人員更好地理解本實用新型方案，
以下結(jié)合附圖和 實施方式對本實用新型作進(jìn)一步的詳細(xì)說明。
圖2為本實用新型提供的基于DPRAM (雙口隨機(jī)存取存儲器)的新型 高速實時數(shù)據(jù)采集系統(tǒng)的框圖，參見圖2,本實用新型提供的一種高速實時 數(shù)據(jù)采集系統(tǒng)，該系統(tǒng)包括信號源201、模數(shù)轉(zhuǎn)換器202、現(xiàn)場可編程門陣列 FPGA芯片203以及數(shù)據(jù)流運(yùn)算處理模塊204,其中
信號源201 ，用于輸出模擬信號給模數(shù)轉(zhuǎn)換器202;
模數(shù)轉(zhuǎn)換器202,與信號源201相連接，用于將信號源201輸出的模擬 信號轉(zhuǎn)換成可編譯的數(shù)字信號并輸出；
現(xiàn)場可編程門陣列FPGA芯片203,用于存儲模數(shù)轉(zhuǎn)換器202輸出的數(shù) 字信號并控制數(shù)字信號的輸入與輸出；在本實用新型中，該FPGA芯片203 包括用于緩存數(shù)據(jù)的第一雙口隨機(jī)存取存儲器(DPRAM ) 2031和第二雙 口隨機(jī)存取存儲器(DPRAM ) 2032，以及用于對第一 DPRAM 2031或第二 DPRAM 2032進(jìn)行讀寫控制的邏輯控制模塊2033。
所述邏輯控制模塊2033分別與第一 DPRAM 2031 、第二 DPRAM 2032 相連才姿。
參見圖3，所述邏輯控制模塊2033具體包括分別與第一 DPRAM 2031、第二 DPRAM 2032相連接的輸入數(shù)據(jù)流選擇單元20331和輸出數(shù)據(jù)流選擇單 元20332，其中，輸入數(shù)據(jù)流選擇單元20331，用于等時地將模數(shù)轉(zhuǎn)換器202 輸出的數(shù)字信號分配到第一 DPRAM 2031或第二 DPRAM2032;輸出數(shù)據(jù)流 選擇單元20332,用于等時地選擇輸出第一 DPRAM2031或第二 DPRAM 2032 中的數(shù)字信號流給數(shù)據(jù)流運(yùn)算處理模塊204。
數(shù)據(jù)流運(yùn)算處理模塊204，與FPGA芯片203相連接，用于對FPGA芯 片203所輸出的數(shù)字信號流進(jìn)行信號處理。如圖2所示，數(shù)據(jù)流運(yùn)算處理模 塊與FPGA芯片203通過串行外圍設(shè)備接口 (Serial Peripheral Interface, SPI) 和外部存儲器接口 (External Memory Interface, EMIF)相連接。
在本實用新型的邏輯控制模塊2033中，參見圖4，還包括運(yùn)算處理控制 單元20333,用于根據(jù)模數(shù)轉(zhuǎn)換器的狀態(tài)來控制數(shù)據(jù)流運(yùn)算處理模塊的運(yùn)行。 例如，模數(shù)轉(zhuǎn)換器數(shù)據(jù)采樣結(jié)束或者模數(shù)轉(zhuǎn)換器的緩沖器滿溢出，發(fā)送中斷 信號給DSP處理器，控制DSP停止運(yùn)行。
為了解決信號輸出線路的電磁輻射干擾和所接收的來自外部的電磁干 擾，參見圖5，本實用新型還在信號源201和模數(shù)轉(zhuǎn)換器202之間連接有低 通信號濾波器205，用于消除信號源201所輸出信號中的高頻噪聲。通過在 模數(shù)轉(zhuǎn)換器202前端所設(shè)置的低通信號濾波器205,可以濾除信號傳輸線路 上各種工作所不需要的高頻干擾成份。
本實用新型基于FPGA技術(shù)，在FPGA (現(xiàn)場可編程門陣列)芯片內(nèi)部 集成了兩塊DPRAM (即第一 DPRAM和第二 DPRAM)及控制邏輯模塊， 很好地保證了時鐘的穩(wěn)定，防止毛刺出現(xiàn)。
需要說明的是，在本實用新型提供的數(shù)據(jù)采集系統(tǒng)中，所采集的中頻信 號頻率為36MHz (兆赫茲)，釆樣時鐘為28.8MHz, DPRAM (Dual Port Random-Access Memory,雙口 RAM)的專lr出時4中為50MHz,所以DPRAM 的輸入、輸出時鐘不同，也就是說DPRAM在系統(tǒng)中起到跨時鐘域和進(jìn)行緩 沖的作用。由于DPRAM有兩套獨立的輸入輸出端口 ，其輸入端口接 28.8MHz,輸出端口接50MHz,從而避免了對時鐘進(jìn)行任何組合邏輯的處理， 避免了時鐘的畸形，為后續(xù)的邏輯控制打下基礎(chǔ)。本實用新型基于DPRAM的高速實時數(shù)據(jù)采集系統(tǒng)涉及利用FPGA實現(xiàn) 片內(nèi)的存儲器及全部相關(guān)控制邏輯，利用XILINX公司自帶的IP CORE生成 兩個DPRAM,與傳統(tǒng)的RAM和FIFO相比，DPRAM既具有因有兩套互不 干擾的輸入輸出端口，在切換輸入輸出時鐘時有利于保持時鐘的純凈、穩(wěn)定 的優(yōu)點，又具有簡單易學(xué)，不易出錯，節(jié)約開發(fā)時間的好處。利用兩個DPRAM 組成兵乓操作，實現(xiàn)實時存儲。實踐證明，本實用新型的最高頻率可達(dá)到 130MHz。
此外，在本實用新型中，由于兩塊DPRAM組成兵乓才喿作，即在一塊 DPRAM讀取數(shù)據(jù)的同時，另一塊DPRAM進(jìn)行寫數(shù)據(jù)，于是使得本實用新 型提供的數(shù)據(jù)采集系統(tǒng)可以簡便而又有效地實現(xiàn)了數(shù)據(jù)實時傳輸與存儲。
在本實用新型中，所述數(shù)據(jù)流運(yùn)算處理模塊204優(yōu)選為DSP處理器。
需要說明的是，DSP (Digital Signal Processor,數(shù)字信號處理)處理器是 以數(shù)字信號來處理大量信息的器件。DSP處理器是一種特別適合于進(jìn)行數(shù)字 信號處理運(yùn)算的微處理器器，其主要應(yīng)用是實時快速地實現(xiàn)各種數(shù)字信號處 理算法。它不僅具有可編程性，而且其實時運(yùn)行速度可達(dá)每秒數(shù)以千萬條復(fù) 雜指令程序，遠(yuǎn)遠(yuǎn)超過通用微處理器，是數(shù)字化電子世界中日益重要的電腦 芯片。它具有強(qiáng)大數(shù)據(jù)處理能力和高運(yùn)行速度。
在具體實踐中，邏輯控制模塊2033的具體邏輯控制操作包括
(1) 控制地址譯碼信號，在本系統(tǒng)中多處用到地址譯碼信號，比如命 令寄存器、狀態(tài)寄存器等。可以很方便地通過VHDL語言編程來實現(xiàn)。
(2) 控制各種控制信號，包括兩個DPRAM的讀寫控制信號、系統(tǒng)復(fù) 位信號、兩個DPRAM復(fù)位信號、命令寄存器信號復(fù)位等等。
(3) 控制數(shù)據(jù)流運(yùn)算處理模塊204 (如DSP處理器)中斷的信號，具 體設(shè)置為中斷0: A/D采樣結(jié)束而中斷；中斷1: A/D緩沖器滿溢出而 中斷；中斷2:緊急停機(jī)而中斷。
對于本實用新型提供的數(shù)據(jù)采集系統(tǒng)，具體的乒乓傳輸控制過程為輸 入數(shù)據(jù)流通過輸入數(shù)據(jù)流選擇單元20331,等時地將輸入數(shù)據(jù)流分配到第一 DPRAM2031、第二DPRAM2032中。在第1個緩沖周期，將輸入的數(shù)據(jù)流緩存到第一 DPRAM 2031，在第2個緩沖周期，通過輸入數(shù)據(jù)流選擇單元 20331的切換，將輸入的數(shù)據(jù)流緩存到第二 DPRAM 2032,與此同時，將第 一 DPRAM2031緩存的第1個周期的數(shù)據(jù)通過輸出數(shù)據(jù)流選擇單元20332的 選擇，送到數(shù)據(jù)流運(yùn)算處理模塊204被運(yùn)算處理。在第3個緩沖周期，通過 輸入數(shù)據(jù)流選擇單元20331的再次切換，將輸入的數(shù)據(jù)流緩存到第一DPRAM 2031,與此同時，將第二 DPRAM 2032緩存的第2個周期的數(shù)據(jù)通過輸出數(shù) 據(jù)流選擇單元20332的切換，送到數(shù)據(jù)流運(yùn)算處理模塊204被運(yùn)算處理。如 此循環(huán)，周而復(fù)始，從而可以簡便而又有效地實現(xiàn)了數(shù)據(jù)實時傳輸與存儲。
與傳統(tǒng)數(shù)據(jù)采集系統(tǒng)相比，本新型高速實時數(shù)據(jù)采集系統(tǒng)保證系統(tǒng)中的 時鐘更加純凈，沒有畸變，同時實現(xiàn)了開發(fā)周期短，電路面積小等優(yōu)點，克 服了傳統(tǒng)數(shù)據(jù)采集系統(tǒng)設(shè)計中的弊端，有效的解決了數(shù)據(jù)采集系統(tǒng)的實時性 問題。
本實用新型根據(jù)FPGA的先進(jìn)技術(shù)及配套的開發(fā)工具，開發(fā)的新型高速 實時翁:據(jù)采集系統(tǒng)，其用DPRAM ( Dual Port Random-access Memory,雙口 RAM)替換傳統(tǒng)的RAM或FIFO (First In First Out,先入先出存儲器)，具 有既符合功能要求，且有更高質(zhì)量的時鐘的優(yōu)點，又便于開發(fā)，不易出錯的 好處。大大減少了開發(fā)周期，提高了經(jīng)濟(jì)效益。
本實用新型將兩塊DPRAM及全部的相關(guān)控制邏輯模塊集中在一塊 FPGA芯片中，不僅大大減小了電路面積，而且使電路更加規(guī)范化，易于修 改。
以FPGA作為數(shù)據(jù)采集的控制核心，實現(xiàn)多通il^莫擬信號的采集和處理。 由于FPGA集采樣控制、處理、緩存、傳輸控制、通訊于一個芯片內(nèi)，編程 配置靈活，開發(fā)周期短，系統(tǒng)簡單，具有高集成度、體積小、低功耗、高速、 1/0端口多、在系統(tǒng)編程等優(yōu)點，特別適用于對時序有嚴(yán)格要求的高速多通 道數(shù)據(jù)采集系統(tǒng)。
以上所述僅是本實用新型的優(yōu)選實施方式，應(yīng)當(dāng)指出，對于本技術(shù)領(lǐng)域 的普通技術(shù)人員來說，在不脫離本實用新型原理的前提下，還可以做出若干 改進(jìn)和潤飾，這些改進(jìn)和潤飾也應(yīng)^L為本實用新型的保護(hù)范圍。
權(quán)利要求1、一種高速實時數(shù)據(jù)采集系統(tǒng)，其特征在于，包括信號源，用于輸出模擬信號給模數(shù)轉(zhuǎn)換器；模數(shù)轉(zhuǎn)換器，用于將信號源輸出的模擬信號轉(zhuǎn)換成可編譯的數(shù)字信號并輸出；現(xiàn)場可編程門陣列FPGA芯片，用于存儲模數(shù)轉(zhuǎn)換器輸出的數(shù)字信號并控制數(shù)字信號的輸入與輸出；數(shù)據(jù)流運(yùn)算處理模塊，用于對FPGA芯片所輸出的數(shù)字信號流進(jìn)行信號處理。
2、 如權(quán)利要求1所述的高速實時數(shù)據(jù)采集系統(tǒng)，其特征在于，所述FPGA 芯片包括用于緩存數(shù)據(jù)的第一雙口隨機(jī)存耳睹儲器DPRAM和第二雙口隨 機(jī)存取存儲器DPRAM,以及用于對第一 DPRAM或第二 DPRAM進(jìn)行讀寫 控制的邏輯控制模塊。
3、 如權(quán)利要求2所述的高速實時數(shù)據(jù)采集系統(tǒng)，其特征在于，所述第一 DPRAM和第二 DPRAM組成乒乓工作方式。
4、 如權(quán)利要求2所述的高速實時數(shù)據(jù)采集系統(tǒng)，其特征在于，所述邏輯 控制模塊包括輸入數(shù)據(jù)流選擇單元，用于等時地將模數(shù)轉(zhuǎn)換器輸出的數(shù)字 信號分配到第一 DPRAM或第二 DPRAM;輸出數(shù)據(jù)流選擇單元，用于等時 地選擇輸出第一 DPRAM或第二 DPRAM中的數(shù)字信號流給數(shù)據(jù)流運(yùn)算處理 模塊。
5、 如權(quán)利要求4所述的高速實時數(shù)據(jù)采集系統(tǒng)，其特征在于，所述邏輯 控制才莫塊還包括有運(yùn)算處理控制單元，用于根據(jù)模數(shù)轉(zhuǎn)換器的狀態(tài)來控制數(shù) 據(jù)流運(yùn)算處理模塊的運(yùn)行。
6、 如權(quán)利要求1所述的高速實時數(shù)據(jù)采集系統(tǒng)，其特征在于，所述信號 和模數(shù)轉(zhuǎn)換器之間連接有低通信號濾波器，用于消除信號源所輸出信號中的 高頻噪聲。
7 如權(quán)利要求1所述的高速實時數(shù)據(jù)采集系統(tǒng)，其特征在于，所述數(shù)據(jù) 流運(yùn)算處理模塊為數(shù)字信號處理器DSP。
8、如權(quán)利要求1所述的高速實時數(shù)據(jù)采集系統(tǒng)，其特征在于，所述數(shù)據(jù) 流運(yùn)算處理模塊與FPGA芯片通過串行外圍設(shè)備接口 SPI和外部存儲器接口EMIF相連接。
專利摘要本實用新型公開了一種新型高速實時數(shù)據(jù)采集系統(tǒng)，包括信號源，用于輸出模擬信號給模數(shù)轉(zhuǎn)換器；模數(shù)轉(zhuǎn)換器，用于將信號源輸出的模擬信號轉(zhuǎn)換成可編譯的數(shù)字信號并輸出；現(xiàn)場可編程門陣列FPGA芯片，用于存儲模數(shù)轉(zhuǎn)換器輸出的數(shù)字信號并控制數(shù)字信號的輸入與輸出；數(shù)據(jù)流運(yùn)算處理模塊，用于對FPGA芯片所輸出的數(shù)字信號流進(jìn)行信號處理。本實用新型基于FPGA技術(shù)，在FPGA芯片內(nèi)部集成了第一DPRAM和第二DPRAM及控制邏輯模塊，很好地保證了時鐘的穩(wěn)定，防止毛刺出現(xiàn)。同時由于兩塊DPRAM組成乒乓操作，于是使得本實用新型提供的數(shù)據(jù)采集系統(tǒng)可以簡便而又有效地實現(xiàn)了數(shù)據(jù)實時傳輸與存儲。
文檔編號G06F17/40GK201247466SQ20082014173
公開日2009年5月27日 申請日期2008年8月26日 優(yōu)先權(quán)日2008年8月26日
發(fā)明者宏 何, 虹 孫, 王紅君 申請人:天津理工大學(xué)