專利名稱：包括具有不同類型集成電路存儲器設(shè)備的分層存儲器模塊的系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本公開內(nèi)容在此一般地涉及集成電路設(shè)備和/或此類i殳備的高速 信令。
背景技術(shù)：
在各種存儲器技術(shù)以及實現(xiàn)那些存儲器技術(shù)中，在存儲器系統(tǒng) 的性能、耐久性、密度、成本和功耗方面存在著顯著差異。雖然特
存儲器技術(shù)可能具有相對較長的寫入時間，這可能不適于某些應(yīng)用。 對于特定存儲器位置，特定的存儲器技術(shù)可能限于相對低的寫操作 數(shù)量。在超過限制的寫操作數(shù)量之后，則可能不能可靠地存儲以及 從存儲器位置取回信息。在密度方面，存儲器技術(shù)可以約為其他存 儲器技術(shù)的四到十倍，或比其他存儲器技術(shù)占用小得多的表面積/體 積。某些存儲器技術(shù)的成本約為其他存儲器技術(shù)的一半。以不同的 存儲器技術(shù)進(jìn)行存儲器訪問操作期間，可以使用各種電壓或電流， 這導(dǎo)致了不同的功耗率。因此，某些存儲器技術(shù)比其他存儲器技術(shù) 使用更多的功率。


通過示例的方式、并且不通過限制的方式示出了實施方式。在 附圖中，類似的標(biāo)號表示類似的元素。
圖1示出了基于存儲器模塊布局和設(shè)備類型組織為邏輯和物理 層的分層存儲器系統(tǒng)。
圖2A示出了具有層級電路的集成電路緩沖器設(shè)備。圖2B示出了類似于圖2A的集成電路緩沖器設(shè)備。 圖3A示出了不同層級模塊之間的相關(guān)數(shù)據(jù)映射。 圖3B示出了不同層級模塊之間的相關(guān)地址映射。 圖4示出了具有層級電路的控制器。
圖5A-5D是示出了操作具有存儲器模塊層級的存儲器系統(tǒng)的方 法的流程圖。
具體實施例方式
除其他實施方式之外，存儲器系統(tǒng)包括控制器和具有不同類型 集成電路存儲器設(shè)備的存儲器模塊層級。(存儲器模塊的)層級包 括一個或多個具有特定類型集成電路存儲器設(shè)備的存儲器模塊。與 具有帶有單個類型集成電路存儲器設(shè)備的存儲器模塊的系統(tǒng)相比，
存儲器模塊的層級可以增加總系統(tǒng)性能。通過在第 一層級中使用第 一類型集成電路存儲器設(shè)備，總系統(tǒng)讀取延遲可以減小并且寫數(shù)據(jù) 耐久性可以增大；同時通過在第二層級中使用成本更小并且功耗更 小的第二類型集成電路存儲器設(shè)備，而減小了總成本和功耗。例如， 至少一個易失性存儲器設(shè)備布置在第一層級中，并且至少一個非易 失性存儲器設(shè)備布置在第二層級中，從而該第一層級可以充當(dāng)控制 器和第二層級的讀取/寫入高速緩存。
在實施方式中，層級以菊花鏈方式耦合。第一信號路徑將控制 器耦合至具有易失性集成電路存儲器設(shè)備的第一存儲器模塊。第二 信號路徑將第一存儲器模塊耦合至具有非易失性存儲器設(shè)備的第二 存儲器模塊?？刂破髟诘谝恍盘柭窂缴蟼魉陀写鎯υ谝资源鎯?br> 器設(shè)備中的控制信息和寫數(shù)據(jù)。通過第 一 存儲器模塊將用于非易失 性存儲器設(shè)備的控制信息和寫數(shù)據(jù)從控制器傳送到第 一 信號路徑 上，并且繼而傳送到第二信號路徑上。同樣地，控制器通過第一存 儲器模塊從第一信號路徑和第二信號路徑訪問存儲在易失性和非易 失性存儲器設(shè)備上的讀數(shù)據(jù)?？刂菩畔?、讀數(shù)據(jù)和寫數(shù)據(jù)可以通過 布置在第一存儲器模塊上的集成電路緩沖器設(shè)備，來在第一和第二信號路徑之間傳送。
在其他實施方式之中，用于操作具有存儲器模塊層級的存儲器
系統(tǒng)的方法包括在第一層級中緩沖/高速緩存已經(jīng)存儲在第二層級 中的寫數(shù)據(jù)的塊。然后，響應(yīng)于控制信號，該寫數(shù)據(jù)的塊可以通過 將高速緩存至第一層級中的寫數(shù)據(jù)的塊傳送到第二層級中而被重寫 (或刷新/恢復(fù))。來自于第二層級的讀數(shù)據(jù)可以以塊的形式傳送到 第一層級，同時控制器訪問存儲(讀數(shù)據(jù)或?qū)憯?shù)據(jù))在第一層級中 的數(shù)據(jù)?？梢詫憯?shù)據(jù)重映射到層級中的不同存儲器位置，以分散 并最小化寫耐久性。將被存儲在第二層級中的寫數(shù)據(jù)可以存儲在第 一層級中，并且由控制器讀取，同時寫數(shù)據(jù)的塊從第一層級傳送并 且存儲在第二層級中。將被存儲在第二層級中的寫數(shù)據(jù)可以被重映 射，并且存儲在第一層級中，或在檢測到有缺陷的存儲器位置時存 儲在第一層級中的不同位置。
圖1示出了全緩沖存儲器系統(tǒng)100的一個實施方式，該存儲器 系統(tǒng)100采用存儲器控制器110、第一存儲器模塊118形式的存儲器 設(shè)備的第一集合、以及第二存儲器模塊120形式的存儲器設(shè)備的第 二集合。點(diǎn)到點(diǎn)串行鏈接140a、 140b和150a、 150b形式的各個上 游和下游信號路徑以菊花鏈?zhǔn)脚渲脤⒖刂破黢詈现链鎯ζ髂K。時 鐘源130將系統(tǒng)時鐘信號分發(fā)到控制器和存儲器模塊。
在實施方式中，存儲器控制器110可以類似于那些與全緩沖雙 列內(nèi)插式存儲器模塊(FBDIMM) —起使用的那些，其中，該存儲 器控制器傳輸串行化的控制、地址和寫數(shù)據(jù)信號，并且接收與 FBDIMM信令協(xié)議一致的串行化的讀數(shù)據(jù)信號。通常，這包括串行 鏈接發(fā)送器形式的發(fā)送電路，以驅(qū)動沿著下游串行鏈接140a從控制 器到第一存儲器模塊的復(fù)用控制、地址和寫數(shù)據(jù)信號?？刂破魃系?接收器電路與上游串行鏈接150a接口連接，從而從第一模塊118接 收串行化讀數(shù)據(jù)?？刂破骺梢詫蛹夒娐?80用于管理分層活動， 這將在下文更全面地公開。
繼續(xù)參考圖1，第一存儲器模塊118包括集成電路(IC) 125形式的緩沖器設(shè)備，以及動態(tài)隨機(jī)訪問存儲器(DRAM) IC 103a-h形式的多個易失性存儲器設(shè)備。緩沖器IC包括用于與控制器110和第二存儲器模塊120通信的各對上游和下游端口 。在一個實施方式中，緩沖器IC包括層級電路190，其可以補(bǔ)充或替代控制器層級電路180。緩沖器IC經(jīng)由各個控制/地址和數(shù)據(jù)總線(為了清楚起見，示為單個總線)與DRAM設(shè)備通信。DRAM設(shè)備可以是XDR (n)類型或DDR(n)類型，通常以非?？焖俚淖x取和寫入時間以及高密度而著稱。
進(jìn)一步參考圖1,第二存儲器模塊120類似于第一存儲器模塊118,具有緩沖器IC 126和多個存儲器設(shè)備104a-h。然而，用于第二模塊的存儲器設(shè)備是非易失性類型，諸如閃存。閃存設(shè)備特征在于低成本、低功率、高密度以及能夠以類似于DRAM的速率讀取數(shù)據(jù)。然而，對閃存設(shè)備的寫操作通常包括經(jīng)?；ㄙM(fèi)數(shù)毫秒來完成的擦除時間。此外，按照寫入同一存儲塊的數(shù)據(jù)，閃存設(shè)備具有有限的持久性。為了解決該問題，緩沖器IC包括優(yōu)化對非易失性設(shè)備的寫入操作的電路，這將在下文更全面地描述。
在實施方式中，第一模塊118和第二模塊120通過上游串行鏈接150和下游串行鏈接140，以點(diǎn)到點(diǎn)菊花鏈方式通過各個緩沖器IC互連。以此方式，在涉及控制器110和第二模塊120的任何事務(wù)中，數(shù)據(jù)必須流過第一模塊118。通過將易失性存儲器設(shè)備集合定位在比非易失性設(shè)備更接近控制器的位置，可以在101和102處定義相應(yīng)的第一和第二水平層級。
上述分層架構(gòu)可以很多方式擴(kuò)展。例如，可以將一個或多個易失性存儲器模塊組織為第一水平層級，并且定位在建立第二水平存儲器層級的一個或多個非易失性模塊的上游(更接近控制器)。
為了根據(jù)每個模塊的位置和設(shè)備類型定義的層級來支持系統(tǒng)的操作，用于易失性和非易失性存儲器模塊的緩沖器IC 125和126包括用于在協(xié)調(diào)事務(wù)中輔助存儲器控制器110的邏輯，如下文更全面地描述。
9圖2A示出了實施方式中具有HRCH電路190的IC緩沖器設(shè)備200a。 IC緩沖器設(shè)備200a對應(yīng)于圖1所示的緩沖器設(shè)備126,其由一個或多個非易失性存儲器模塊120使用。在備選實施方式中，HRCH電路190的一個或多個電路可以布置在控制器110中或分布在控制器IIO和IC緩沖器設(shè)備126之間。IC緩沖器設(shè)備200a可以布置在存儲器模塊上、與IC存儲器設(shè)備或棵片容納于共同的封裝中，或位于主板上，例如個人計算機(jī)或服務(wù)器中的主存儲器。IC緩沖器設(shè)備200a還可以在嵌入式存儲器子系統(tǒng)中使用，例如，諸如可以用于計算機(jī)圖形卡、視頻游戲控制臺或打印機(jī)。
繼續(xù)參考圖2A，示出了接口 210,該接口 210從信號路徑201接收控制信息、寫數(shù)據(jù)和讀數(shù)據(jù)，并且向非易失性(與第二水平層級相關(guān)聯(lián))或易失性集成電路存儲器設(shè)備(與第一水平層級相關(guān)聯(lián))的信號路徑202輸出控制信息、寫數(shù)據(jù)和讀數(shù)據(jù)。在實施方式中，信號路徑201對應(yīng)于圖1所示的信號路徑140a-b，同時信號路徑202對應(yīng)于信號路徑150a-b。在實施方式中，用于耦合至IC緩沖器設(shè)備200a的集成電路存儲器設(shè)備的控制信息、寫數(shù)據(jù)和讀數(shù)據(jù)的復(fù)用組合經(jīng)由接口 210接收，其例如可以提取控制信息。例如，存儲器命令和地址信息可以從信號路徑210上的復(fù)用信息解碼和分離并且從接口 210提供給請求和尋址電路240?？梢酝ㄟ^接口 210將寫數(shù)據(jù)提供給接口 220a-b,并且來自于集成電路存儲器設(shè)備的讀數(shù)據(jù)可以在一個或多個接口 220a-b處接收，并且經(jīng)由復(fù)用器230a-b提供給接口210。
接口 220a-b示出為獨(dú)立接口 ，但是可以是組合接口。它們包含用于存儲被發(fā)送至非易失性存儲器設(shè)備或從非易失性存儲器設(shè)備接收的數(shù)據(jù)的事務(wù)隊列221a-b。在緩沖器200a應(yīng)用于非易失性存儲器設(shè)備的情況中，事務(wù)隊列存儲事務(wù)并且將數(shù)據(jù)引導(dǎo)至單個或有限數(shù)量的存儲器設(shè)備。該數(shù)據(jù)組織允許通過僅寫入幾個存儲器設(shè)備而不是寫入所有設(shè)備，來服務(wù)于事務(wù)，因此降低了事務(wù)執(zhí)行的寫操作數(shù)量。在將數(shù)據(jù)發(fā)送到上游和下游串行接口之前，將發(fā)送到存儲器設(shè)備的數(shù)據(jù)以及來自于存儲器設(shè)備的數(shù)據(jù)轉(zhuǎn)發(fā)至接口 210中的事務(wù)隊列223a。類似地，將從信號路徑201串行接收的事務(wù)存儲在事務(wù)隊列223a中，并且繼而在發(fā)送到存儲器設(shè)備之前將其轉(zhuǎn)發(fā)至接口220a-b中的事務(wù)隊列221a-b。在該組織中，連接到上游和下游鏈接的串行接口 210上的單個事務(wù)僅映射到連接至信號路徑121和122的非易失性存儲器設(shè)備中的一個或兩個。
在實施方式中，在信號路徑201上接收或通過其他信號路徑(諸如串行總線)接收時鐘信號和其他信息。在實施方式中，接口 210包括發(fā)送電路或發(fā)送器以及接收器電路或接收器(或稱為收發(fā)器的組合形式)，以在信號路徑202上輸出信號，并且在信號路徑201上接收信號。類似地，接口 220a和220b分別經(jīng)由信號路徑121和122從集成電路存儲器設(shè)備接收控制信息、讀數(shù)據(jù)和寫數(shù)據(jù)以及向集成電路存儲器設(shè)備發(fā)送控制信息、讀數(shù)據(jù)和寫數(shù)據(jù)。在實施方式中，接口 220a-b包括發(fā)送器和接收器，以在信號路徑121和122上輸出并接收信號。在實施方式中，接口 210和220a-b中的發(fā)送器和接收器單獨(dú)地或組合地作為專用的，或由信號路徑121和122中的特定信號線共享。
在實施方式中，接口 220a-b中的發(fā)送器和接收器發(fā)送和接收具有標(biāo)準(zhǔn)易失性存儲器設(shè)備信令特性(或協(xié)議)的信號，諸如SynchNand或Nor FLASH的寫入/讀取/擦除/控制信號。
在實施方式中，接口 220a-b包括發(fā)送器以在單向信號路徑上傳送控制信息，同時用于寫數(shù)據(jù)和讀數(shù)據(jù)的發(fā)送器和接收器在雙向信號路徑上傳送寫數(shù)據(jù)和讀數(shù)據(jù)。在實施方式中，接口 220a-b和210中的發(fā)送器單獨(dú)地或組合為輸出驅(qū)動器電路，以將各個信號輸出到信號路徑121、 122和401上。輸出驅(qū)動器電路可以是上拉、下拉和/或推拉類型的輸出驅(qū)動器電路。
根據(jù)實施方式，復(fù)用器230a和230b執(zhí)行接口 210與接口 220a和220b之間的帶寬集中操作，以及將數(shù)據(jù)從合適的源(即，目標(biāo)為信號路徑的子集、內(nèi)部數(shù)據(jù)高速緩存-高速緩存電路292)路由到合適的目的地。在實施方式中，帶寬集中包括合并多個信號路徑實施方式中的每個信號路徑的(較小)帶寬，從而匹配在較小的信號路徑組中利用的(較高)總帶寬。帶寬集中通常利用對多個信號路徑和較小的信號路徑組之間的吞吐量的復(fù)用和解復(fù)用。在實施方式中，
IC緩沖器設(shè)備200a利用4妄口 220a和220b的組合帶寬來匹配接口210的帶寬。
進(jìn)一步參考圖2A，在一個實施方式中，HRCH電路190包括單獨(dú)的或組合的控制電路290、映射電路291、高速緩存(或存儲設(shè)備)電路292、耐久性電路293 (包括一個或多個存儲的寫閾值293a)和缺陷電路294 (包括一個或多個存儲的缺陷存儲器地址)。IC緩沖器200a中示出的電路可以如圖4所示那樣耦合。而且，HRCH電路190的一個或多個電路組件可以布置在控制器110中，具體是HRCH電路180中，而不是各個實施方式中的HRCH電路190中。
控制電路290負(fù)責(zé)向HRCH電路190中的電路提供控制信號，以及從HRCH電路190中的電路接收控制信號。在實施方式中，控制電路290可以經(jīng)由信號路徑201從接口 210接收控制信號和/或值?？梢砸悦畹男问綇目刂破?10、可編程電路(諸如SPD設(shè)備)和/或另一存儲器模塊提供控制信息。在實施方式中，控制電路290是處理器、控制器單元和/或控制邏輯。控制電路290通過類似于圖4所示信號路徑405的信號路徑耦合至HRCH中的其他電路。讀數(shù)據(jù)、寫數(shù)據(jù)和地址以及控制信號可以使用該信號路徑在電路之間傳送。在實施方式中，控制電路290還操作IC緩沖器設(shè)備200a，并且可以包括壓縮/解壓縮引擎。
映射電路291負(fù)責(zé)重映射或重分配與寫數(shù)據(jù)/讀數(shù)據(jù)相關(guān)聯(lián)的地址或存儲器位置。如圖3A-B所示，映射電路291響應(yīng)于來自于控制電路290(和/或耐久性電路293以及缺陷電路294)的控制信號重映射地址和數(shù)據(jù)。在實施方式中，映射電路291可以包括地址轉(zhuǎn)譯器電路。映射電路291可以重映射地址，該地址連同相關(guān)聯(lián)的讀數(shù)據(jù)/寫數(shù)據(jù)存儲在高速緩存電路292中。映射電路291將數(shù)據(jù)從接口 210引導(dǎo)至接口 220中的合適事務(wù)隊列，并且將從接口 210接收的地址 轉(zhuǎn)譯為待發(fā)送到接口 220a-b的合適設(shè)備選擇和存儲器地址。通常在 易失性存儲器系統(tǒng)中，將來自于接口 210的單個事務(wù)引導(dǎo)至一個或 幾個存儲器設(shè)備，以減少所需的寫操作數(shù)量，并且接口 210上的連 續(xù)地址被引導(dǎo)至單個存儲器設(shè)備中的連續(xù)位置。
高速緩存電路292用于存儲來自于控制器或另一存儲器模塊的 讀數(shù)據(jù)/寫數(shù)據(jù)。在實施方式中，該讀數(shù)據(jù)/寫數(shù)據(jù)連同相關(guān)聯(lián)的地址 存儲到系統(tǒng)IOO的存儲器位置。讀數(shù)據(jù)/寫數(shù)據(jù)可以存儲以及裝配為 連續(xù)字或字節(jié)的組，諸如64、 128、 256和/或512 Kb的塊。然后， 可以將這些塊轉(zhuǎn)譯并且存儲為組。例如，寫數(shù)據(jù)的256 Kb的塊可以 存儲在緩沖器設(shè)備125b的高速緩存電路292中(該數(shù)據(jù)經(jīng)由信號路 徑140a和140b從控制器IIO接收)，并且經(jīng)由信號路徑140c傳送 到存儲器模塊120c,其中存儲了該寫數(shù)據(jù)(或在實施方式中，在先 前寫入之后恢復(fù))。在另一實施方式中，與特定存儲器模塊相關(guān)聯(lián) 的集成電路存儲器設(shè)備用于代替高速緩存電路292存儲數(shù)據(jù)塊。
耐久性電路293負(fù)責(zé)基于已經(jīng)發(fā)生在系統(tǒng)100中的特定存儲器 位置(或多個存儲器位置)處的寫操作的數(shù)量，來確定是否應(yīng)該重 映射寫數(shù)據(jù)/讀數(shù)據(jù)。在實施方式中，耐久性電路293包括存儲電路，
諸如一個或者多個寄存器，所述寄存器用于存儲寫閾值，或在可能 不可靠的位置處進(jìn)一步寫入或存儲之前限制對該特定存儲器位置的 寫入數(shù)量。在實施方式中，耐久性電路293還包括用于計數(shù)對特定 存儲器位置的寫入的數(shù)量的計數(shù)器和用于將計數(shù)值與存儲的閾值相 比較的比較電路。響應(yīng)于比較，該比較電路繼而可以向控制電路290 輸出指示不應(yīng)對特定存儲器位置進(jìn)行寫入的控制信號。映射電路291 繼而可以將新地址分配給將存儲在一個或多個存儲器模塊中的寫數(shù) 據(jù)/讀數(shù)據(jù)。耐久性電路293還可以生成控制信號，該控制信號指示 還未被寫入像其他位置那么多次的某些存儲器位置，因此映射電路 291支持在非易失性集成電路存儲器設(shè)備中的所存儲寫數(shù)據(jù)/讀數(shù)據(jù) 的分發(fā)。缺陷電路294負(fù)責(zé)確定一個或多個存儲器位置是否有缺陷或是 否沒有準(zhǔn)確地存儲和輸出信息。在實施方式中，缺陷電路294存儲 多個測試值294a,響應(yīng)于來自于控制電路290的控制信號，將這些 多個測試值294a寫入另一存儲器模塊的一個或多個存儲器位置。繼 而，其他存儲器模塊中存儲的測試值可以被讀回到IC緩沖器設(shè)備 200a，并且通過比較電路來與存儲的多個測試值294a進(jìn)行比較。比 較電路響應(yīng)于比較而輸出指示存儲器位置有缺陷的信號。然后，可 以將控制信號輸出到映射電路291，從而對寫數(shù)據(jù)/讀數(shù)據(jù)的進(jìn)一步 映射將不包括標(biāo)識的有缺陷的存儲器位置。在實施方式中，缺陷電 路294存儲可以由控制電路290和/或映射電路291訪問的有缺陷的 存儲器位置的地址。在實施方式中，多個測試值294a由偽隨機(jī)數(shù)發(fā) 生器生成，由控制器110作為測試模式提供，或通過讀取另一存儲 器模塊的內(nèi)容來獲取。
在備選實施方式中，缺陷電路294包括感應(yīng)電路，以感應(yīng)來自 于存儲器位置的電流/電壓并且將其與表示電流/電壓的存儲值進(jìn)行 比較，從而確定存儲器位置是否有缺陷。
在各種實施方式中，包括HRCH電路190的IC緩沖器設(shè)備200a 以不同的操作模式操作。在第一操作模式中，IC緩沖器設(shè)備200a存 儲將由另 一存儲器模塊和/或控制器訪問的讀數(shù)據(jù)/寫數(shù)據(jù)。在第二操 作模式中，IC緩沖器設(shè)備200a為另一存儲器模塊中的讀數(shù)據(jù)/寫數(shù) 據(jù)分配地址，并且將該數(shù)據(jù)和地址傳送到繼而存儲該讀數(shù)據(jù)/寫數(shù)據(jù) 的另一存儲模塊。
時鐘電路270包括一個或多個時鐘對準(zhǔn)電路，其相對于外部時 鐘而針對相位或延遲調(diào)節(jié)內(nèi)部時鐘信號。時鐘對準(zhǔn)電路可以利用來 自于現(xiàn)有時鐘發(fā)生器的外部時鐘(諸如時鐘源13 0 )或提供內(nèi)部時鐘 的內(nèi)部時鐘發(fā)生器，從而生成具有預(yù)定時間關(guān)系的內(nèi)部同步時鐘信 號。在實施方式中，時鐘電路270包括鎖相環(huán)電路或延遲鎖定環(huán)電 路。在實施方式中，時鐘對準(zhǔn)電路提供與傳送的或接收的控制信息、 讀數(shù)據(jù)和/或?qū)憯?shù)據(jù)具有時間關(guān)系的內(nèi)部時鐘信號。在實施方式中，接口 220a-b (以及接口 210)中的發(fā)送器發(fā)送包 括編碼的時鐘信息的差分信號，并且接收器接收包括編碼的時鐘信 息的差分信號。在實施方式中，時鐘電路270提取利用接收器接收 的數(shù)據(jù)編碼的時鐘信息。此外，利用發(fā)送器發(fā)送的數(shù)據(jù)對時鐘信息 進(jìn)行編碼。例如，通過確保在給定數(shù)據(jù)的數(shù)據(jù)比特中發(fā)生最小的信 號遷移數(shù)量，可以將時鐘信息編碼為數(shù)據(jù)信號。
串行接口 274是用于從控制器110、實施方式中的另一 IC緩沖 器設(shè)備或其他配置電路接收串行信息或者向控制器110、實施方式中 的另一 IC緩沖器設(shè)備或其他配置電路發(fā)送串行信息的接口 。該串行 信息可以包括用于IC緩沖器設(shè)備200a或存儲器模塊的初始化值/信 號。在實施方式中，控制器IIO使用串行接口 274來存儲和/或讀取 在HRCH電路190中的值，諸如一個或多個寫閾值293a和/或測試 值294a。
圖2B示出了類似于圖2A示出的緩沖器IC 200a的緩沖器IC 200b，但是與易失性存儲器模塊118 (圖1 ) 一起使用。兩個緩沖器 IC中的大部分電路是相似的，并且為了簡潔，不再贅述。然而，可 以采用對該電路的某些修改，諸如省略耐久性電路293a和缺陷電路 294a(圖2A)。此外，事務(wù)隊列和映射電路與非易失性模塊緩沖器 IC 200a不同地處理數(shù)據(jù)映射。
映射電路291通常配置用于將來自接口 220的數(shù)據(jù)和至接口 220 的數(shù)據(jù)引導(dǎo)到并聯(lián)的所有設(shè)備，并且同時將類似的地址發(fā)送到所有 或大部分設(shè)備，很多設(shè)備由單個事務(wù)選擇。
接口 220a-b示出為獨(dú)立接口 ，但是其可以組合。它們包含事務(wù) 隊列222a-b，用于存儲被發(fā)送至易失性存儲器設(shè)備或從易失性存儲 器設(shè)備接收的數(shù)據(jù)。在緩沖器200b應(yīng)用于例如DRAM的易失性存 儲器設(shè)備的情況下，事務(wù)隊列存儲指向以及分布于多個設(shè)備的事務(wù)。 在該情況中，并行地訪問設(shè)備的組合帶寬，從而最大化事務(wù)的帶寬。 在發(fā)送到上游和下游串行接口之前，將發(fā)送到以及來自于存儲器設(shè) 備的數(shù)據(jù)轉(zhuǎn)發(fā)至接口 210中的事務(wù)隊列223b。類似地，從信號路徑
15201串行接收的事務(wù)存儲在事務(wù)隊列223b中，并且繼而在將其發(fā)送 到存儲器設(shè)備之前轉(zhuǎn)發(fā)至22a-b中的事務(wù)隊列。在該組織中，接口 210中的上游或下游鏈接上的單個事務(wù)在被從存儲器讀取或?qū)懭霑r 訪問多個存儲器設(shè)備。
如上所述，閃存設(shè)備和DRAM存儲器設(shè)備具有很多不同特性。 其他差異包括在設(shè)備中如何執(zhí)行數(shù)據(jù)寫操作。
圖3A示出了基于DRAM的FBDIMM模塊318與基于閃存的 FBDIMM模塊320之間的相關(guān)數(shù)據(jù)映射的示例。在基于DRAM的 FBDIMM模塊中，模塊上的DRAM設(shè)備303a-h通常定義數(shù)據(jù)總線 寬度。該寬度繼而表示能夠同時在每個時鐘邊沿被寫入所有DRAM 的比特數(shù)量。在每個DRAM中的相同地址處執(zhí)行每個同時的寫入， 如圖3A的易失性設(shè)備303a-h中的陰影區(qū)域象征性示出的那樣。因 而，對于每個時鐘周期，數(shù)據(jù)的一部分被寫入每個DRAM。緩沖器 IC 325提供解串行化電路(未示出)以將從上游串行鏈接340a或下 游串行鏈接350b接收的串行流轉(zhuǎn)換為并行數(shù)據(jù)流，以便沿著并行數(shù) 據(jù)^各徑328a-h傳輸?shù)姜?dú)立的DRAM設(shè)備。
在基于DRAM的存儲器模塊中，雖然同時并行寫入機(jī)制工作得 很好，但是各種原因呈現(xiàn)出此類基于閃存模塊的方法是不切實際的。 閃存設(shè)備經(jīng)常在稱為塊的存儲器單元中進(jìn)行擦除和重編程。而且， 為了向閃存設(shè)備存儲或?qū)懭霐?shù)據(jù)，塊必須是空的或已擦除的。因而， 在大部分情況中，在寫操作之前進(jìn)行擦除操作。此外，如上所述， 閃存設(shè)備通常具有有限的寫入持久性。
進(jìn)一步參考圖3A,基于閃存的FBDIMM模塊320包括緩沖器 IC 326，其以將數(shù)據(jù)存儲在一個或多個指定塊360 (示出為陰影塊) 內(nèi)的方式，來將從下游串行鏈接340b接收的串行化數(shù)據(jù)重映射，這 里利用了最小數(shù)量的設(shè)備。這確保了寫操作最大化每個塊可用的存 儲利用率，并且最小化了影響所有設(shè)備持久性的寫操作數(shù)量。該映 射還可以沿兩個模塊間的上游路徑以相反方向工作。在此類情況中， 來自于給定塊的數(shù)據(jù)將重映射到類似于示出的多個DRAM中。圖3B示出了第一層級地址空間363和第二層級地址空間364之 間的地址映射362。在實施方式中，第一地址空間363對應(yīng)于層級 101 (具有易失性集成電路存儲器設(shè)備)中的地址空間(或可尋址存 儲器位置的量)，并且層級地址空間364對應(yīng)于層級102 (具有非易 失性IC)中的地址空間。層級地址空間363至少包括可尋址存儲器 位置366a-n,并且層級地址空間364至少包括可尋址存儲器位置 368a-t。在實施方式中，層級地址空間364顯著大于層級地址空間 363。如上所述，電路和/或可執(zhí)行指令映射或分配數(shù)據(jù)到層級地址空 間363或?qū)蛹壍刂房臻g364。在實施方式中，相關(guān)聯(lián)的數(shù)據(jù)可以是讀 數(shù)據(jù)和/或?qū)憯?shù)據(jù)，所述數(shù)據(jù)曾經(jīng)被分配了層級地址空間363或364 之一中的地址，并且繼而凈皮重映射或分配先前分配的層級地址空間 中的不同存儲器位置處的不同地址，或重映射或分配到不同層級地 址空間中的不同存儲器位置。在實施方式中，圖3B示出的存儲器位 置對應(yīng)于連續(xù)存儲器位置的塊或組。
例如，存儲在存儲器位置364a處或?qū)⒋鎯υ诖鎯ζ魑恢?64a 處的數(shù)據(jù)被映射或分配地址為存儲器位置363b，并且存儲在存儲器 位置363b處。類似地，存儲在存儲器位置363n處或?qū)⒋鎯υ诖鎯?器位置363n處的數(shù)據(jù)被映射地址到存儲器位置364t,并且存儲在存 儲器位置364t處。
被分配了存儲器位置364e的數(shù)據(jù)還可以被重分配層級地址空間 364中的存儲器位置364s，并且存儲在存儲器位置364s處。在預(yù)定 數(shù)量的寫操作已經(jīng)在特定存儲器位置處發(fā)生時和/或在確定特定存儲 器位置有缺陷或不可靠時，可以發(fā)生在層級地址空間364中重分配 以及存儲數(shù)據(jù)。
圖4示出了控制器110,如圖1所示，其具有HRCH電路180。 HRCH電路180的操作類似于圖2A和圖2B中示出的HRCH電路 190?？刂破鱅IO還包括接口 401，類似于接口 310,用于在信號路 徑140a上傳送控制信息和讀數(shù)據(jù)/寫數(shù)據(jù)。控制器IIO還包括時鐘電 路403，也類似于時鐘電路370在同步和傳送控制以及讀/寫數(shù)據(jù)中使用。串行接口 402連同IC緩沖器設(shè)備125a-b和126a-b中的串行 接口 374，用于提供控制器110和IC緩沖器設(shè)備125a-b和126a-b 之間的串行信息。
在實施方式中，控制器110或IC緩沖器設(shè)備300的控制電路390 從存儲電路讀取信息，存儲電路諸如SPD設(shè)備，該信息指示系統(tǒng)100 中的層級數(shù)量和類型。然后，控制電路390可以響應(yīng)于從SPD設(shè)備 讀取的信息生成合適的控制信號。
在操作中，上述系統(tǒng)可以基于模塊位置(例如，上游和下游) 以及設(shè)備類型(例如，易失性和非易失性)建立層級。當(dāng)與包括上 游和下游路徑的FBDIMM型基礎(chǔ)設(shè)施耦合時，此類架構(gòu)利用易失性 和非易失性存儲器的益處，同時避免不兼容的問題。
圖5A-5D示出了用于操作如圖1所示的系統(tǒng)100的方法500、 510、 520和530。通過利用上述的菊花鏈?zhǔn)近c(diǎn)到點(diǎn)鏈接架構(gòu)，下文 描述的很多方法包括并發(fā)執(zhí)行的多個操作。而且，在實施方式中， 圖5A-5D示出的邏輯塊表示硬件(例如，電路)、軟件(可執(zhí)行指 令)或用戶的單獨(dú)或組合才喿作。例如，圖1所示的HRCH電路，其 可以獨(dú)立地或與其它電路組合地執(zhí)行該操作。未示出的其他邏輯塊 可以包括在各種實施方式中。類似地，示出的邏輯塊可以在各種實 施方式中排除。而且，雖然以順序邏輯塊描述了方法500、 510、 520 和530,但是由方法的邏輯塊表示的操作完成非常迅速或幾乎是瞬時 完成，并且可以并發(fā)執(zhí)行。
圖5A中所示的方法500在501處包括寫數(shù)據(jù)緩沖，以及通過從 存儲器控制器110傳送寫數(shù)據(jù)到一個或多個存儲器模塊的第一層級 101中來開始。在502處，在第一層級中，還累積寫數(shù)據(jù)，并且該寫 數(shù)據(jù)可以裝配為預(yù)定數(shù)量的連續(xù)比特值或?qū)憯?shù)據(jù)的塊。然后，在503 處，第 一 層級中的累積寫數(shù)據(jù)可以從模塊的第 一 層級傳送到 一 個或 多個存儲器模塊的第二層級102。在504處，存儲在第一層級中的寫 數(shù)據(jù)可以退隱。在方法500中，第一層級充當(dāng)用于第二層級的寫入 高速緩存。由于與第二層級模塊中的非易失性存儲器設(shè)備相關(guān)聯(lián)的寫入延遲可以是毫秒量級，所以這是重要的。通過在將數(shù)據(jù)從第一 層級傳送到第二層級時在第一層級中高速緩存寫數(shù)據(jù)，控制器可以 并發(fā)執(zhí)行其他操作而無需等待第二層級模塊。
圖5B示出了讀數(shù)據(jù)高速緩存的方法510,其中第一層級101充 當(dāng)用于第二層級102的讀數(shù)據(jù)(相對于控制器110)的讀取高速緩存。 在511和512處，方法510通過以下操作開始將讀數(shù)據(jù)裝配為預(yù) 定數(shù)量的連續(xù)比特值或讀數(shù)據(jù)塊，然后將該讀數(shù)據(jù)從第二層級傳送 到第一層級。在513處，第一層級能夠相對于控制器并發(fā)執(zhí)行寫操 作和讀操作，同時將讀數(shù)據(jù)的塊從第二層級傳送到第一層級。上述 層級系統(tǒng)提供的另一有益方法包括寫數(shù)據(jù)合并。在某些實例中，某 些所需數(shù)據(jù)的一部分可以存儲在第一層級101內(nèi)的模塊中，而另一 部分已經(jīng)存儲在第二層級102內(nèi)的模塊中。對第二層級(具有非易 失性設(shè)備)中的塊的任何寫入包括首先擦除全部塊的內(nèi)容。因而， 為了避免丟失塊的原始內(nèi)容，可以如圖5C所示采用"讀取-修改-寫 入"系列步驟的形式。
進(jìn)一步參考圖5C,寫數(shù)據(jù)合并的方法520包括如下步驟，即在 521處，從模塊的第一層級101中的易失性存儲器設(shè)備首先讀取所需 數(shù)據(jù)"DATAA(數(shù)據(jù)A)"。該數(shù)據(jù)可以臨時存儲在易失性存儲器 模塊緩沖器IC 125或非易失性存儲器模塊緩沖器IC 126之一中。然 后，來自于非易失性設(shè)備的所需數(shù)據(jù)"BLOCK B (塊B)，，的塊從 第二層級102中的存儲器模塊中讀取，如步驟522所示，并且臨時 存儲在存儲數(shù)據(jù)DATA A的同 一緩沖器IC中。然后，在步驟523處， 由緩沖器電路將數(shù)據(jù)DATA A和BLOCK B合并在一起。然后，在 524處，將合并的數(shù)據(jù)"DATA A，，和"BLOCKB，，寫回到第二層級 的單個數(shù)據(jù)塊"BLOCK C"中。
圖5D示出了方法530，該方法開始于531，將寫數(shù)據(jù)A傳送到 第一層級101，其中在將寫數(shù)據(jù)的塊寫入第二層級102之前，將寫數(shù) 據(jù)A存儲或高速緩存到寫數(shù)據(jù)的塊中。在532處，訪問高速緩存到 第一層級中的寫數(shù)據(jù)A的塊。然后，在533處，將高速緩存的寫數(shù)據(jù)A的塊從第一層級傳送到第二層級并且存儲在第二層級中，同時 訪問第一層級中的數(shù)據(jù)B，諸如通過讀取操作。雖然圖5D示出了包 括并發(fā)操作的方法的 一 個實施方式，但是由于將控制器和緩沖器設(shè) 備110、 125和126互連的菊花鏈?zhǔn)缴嫌魏拖掠吸c(diǎn)到點(diǎn)鏈接140a-n 和150a-n，并發(fā)操作的各種組合是可能的。例如，讀操作和/或?qū)懖?作可以在控制器110和存儲器設(shè)備的第一層級之間、與第一和第二 水平存儲器層級之間執(zhí)行的寫操作和/或讀操作并發(fā)執(zhí)行。
返回到圖1所示的實施方式，存儲器模塊120a-d包括帶有接口 123a-d的基板，接口 123a-d具有多個用于耦合至信號路徑140a-d的 導(dǎo)電觸點(diǎn)，諸如管腳和/或球。在實施方式中，多個觸點(diǎn)、焊球或管 腳包括在接口中以提供接口和存儲器模塊基板之間的電連接。在實 施方式中，接口可以從連接器或基板(諸如印刷電路板)移除。在 實施方式中，控制器110、集成電路存儲器設(shè)備103a-p和104a-p以 及IC緩沖器設(shè)備125a-b和126a-b獨(dú)立地容納集成單片電路，和/或 組合在多個封裝中(例如，存儲器設(shè)備和單個封裝中的緩沖器設(shè)備)。 該封裝可以布置于一個或多個基板上。
在實施方式中， 一個或多個信號路徑140a-d是點(diǎn)到點(diǎn)鏈接，其 表示一個或多個信號線，每個信號線僅具有兩個收發(fā)器連接點(diǎn)，每 個收發(fā)器連接點(diǎn)耦合至發(fā)送器、接收器或收發(fā)器電路。例如，點(diǎn)到 點(diǎn)鏈接可以包括耦合在一端處或一端附近的發(fā)送器以及耦合在一端 處或一端附近的接收器。
在實施方式中， 一個或多個信號路徑140a-d可以包括不同類型 的總線或點(diǎn)到點(diǎn)鏈接架構(gòu)。在實施方式中，信號路徑還可以具有不 同類型的信令和時鐘類型架構(gòu)。具有不同鏈接架構(gòu)的實施方式包括 同時雙向鏈接、時分復(fù)用雙向鏈接和多個單向鏈接?？梢栽谶@些鏈 接或總線架構(gòu)的任一個中采用電壓或電流模式信令。在實施方式中， 信號路徑140a-d包括串行數(shù)據(jù)總線，諸如SMBus。串行總線可以經(jīng) 由串行接口 474將控制器110耦合至一個或多個IC緩沖器設(shè)備 125a-b和126a-b。在實施方式中， 一個或多個存儲器模塊120a-d是雙列內(nèi)插式存 儲器模塊("DIMM"),其具有標(biāo)準(zhǔn)DIMM形式因子。在實施方 式中，存儲器模塊可以包括在單個單元封裝中，如在"系統(tǒng)級封裝，，
("SIP")中。在一個類型的SIP實施方式中，存儲器模塊可以包 括一 系列堆疊在彼此頂部并且經(jīng)由導(dǎo)電互連耦合的集成電路棵片
(即，存儲器設(shè)備和緩沖器設(shè)備)。焊球或引線可以用作連接器接 口，從而存儲器模塊可以固定地附接至印刷電路板基板。連接器接 口還可以是物理上可分離的類型，其例如包括凹凸連接部分，從而 存儲器模塊可從系統(tǒng)的其余部分中拆卸。另一 SIP實施方式可以包 括以二維配置布置在公共基板平面以及位于單個封裝外殼內(nèi)的多個 存儲器設(shè)備和緩沖器設(shè)備。
在圖1所示的實施方式中，集成電路存儲器設(shè)備103a-p和104a-p 包括不同類型的集成電路存儲器設(shè)備。例如，集成電路存儲器設(shè)備 103a-p可以是易失性集成電路存儲器設(shè)備，而集成電路存儲器設(shè)備 104a-p可以是非易失性集成電路存儲器設(shè)備。易失性集成電路存儲 器設(shè)備包括多個存儲器單元，在一個實施方式中，當(dāng)從設(shè)備移除電 源時，該存儲器單元中存儲的信息丟失。相反，非易失性集成電路 存儲器設(shè)備包括多個存儲器單元，當(dāng)從實施方式的設(shè)備移除電源時， 該存儲器單元中的信息保持。
易失性存儲器設(shè)備的類型包括但不限于動態(tài)隨機(jī)訪問存儲器 設(shè)備("DRAM")、基于分子電荷的(ZettaCore) DRAM、浮體 DRAM和靜態(tài)隨機(jī)訪問存儲器("SRAM")。特定類型的DRAM 包括雙數(shù)據(jù)速率SDRAM( "DDR")或下一代SDRAM(例如，"DDR" 或"DDR3")以及XDRTMDRAM或DIRECT RAMBUS DRAM
("DRDRAM")。
非易失性存儲器設(shè)備的類型包括但不限于電可擦除程序只讀 存儲器("EEPROM" ) 、 FLASH ("包括NAND和NOR FLASH")、 ONO FLASH、磁阻式或i茲性RAM ( "MARM")、鐵電性RAM
("FRAM")、全息介質(zhì)、奧氏/相變、納米晶體、納米管RAM
21(NRAM-Nantero) 、 MEMS掃描探針系統(tǒng)、MEMS懸臂開關(guān)、聚合 體、分子、納米晶浮柵和單個電子。
某些類型的非易失性存儲器設(shè)備的一個特性在于，盡管可以以 隨機(jī)訪問的方式每次對其讀取或編程/寫入 一 個字節(jié)或字，但是必須 每次對其進(jìn)行擦除。從可刷新擦除塊開始，塊內(nèi)的任何字節(jié)都可以 被編程。然而， 一旦已經(jīng)對字節(jié)編程，則通常不能對其再次改變， 直到擦除整個塊。例如，NOR FLASH存儲器設(shè)備可以提供隨機(jī)訪問 讀取和編程操作，但是通常不能提供隨機(jī)訪問重寫或擦除操作。
集成電路存儲器設(shè)備可以包括二維存儲器單元的一個或多個 存儲陣列(或存儲體)，其可以按行(經(jīng)由字線和位線)對其獨(dú)立 訪問；以及解碼器電路和多個讀出放大器?？梢詫⒏鞣N電壓或電流 量應(yīng)用于存儲陣列中的一個或多個存儲器單元，以對存儲對應(yīng)于邏 輯值(例如，邏輯1或0)的電壓值的存儲器單元進(jìn)行編程(寫入)、 讀取和/或4察除。
在圖1所示的實施方式中，控制器110是主設(shè)備，其可以是包 含其他接口或功能(例如，芯片組的北橋芯片)的集成電路設(shè)備。
該主設(shè)備可以集成在微處理器或圖像處理器單元("GPU")或視 覺處理器單元("VPU")上。該主設(shè)備可以實現(xiàn)為現(xiàn)場可編程門 陣列("FPGA，，)。系統(tǒng)100可以包括在各種系統(tǒng)或子系統(tǒng)中，諸 如服務(wù)器(例如，刀片服務(wù)器)、個人計算機(jī)、圖像卡、機(jī)頂盒、 有線調(diào)制解調(diào)器、蜂窩電話、游戲控制臺、數(shù)字電視機(jī)(例如，高 清電視("HDTV"))、傳真機(jī)、有線調(diào)制解調(diào)器、數(shù)字多功能盤 ("DVD")播放器或網(wǎng)絡(luò)路由器。
在圖1所示的實施方式中，系統(tǒng)100可以在用作搜索引擎來執(zhí) 行或運(yùn)行的服務(wù)器中使用，該服務(wù)器響應(yīng)于輸入關(guān)鍵字來提供存儲 在因特網(wǎng)上的搜索結(jié)果，該搜索結(jié)果包括到web站點(diǎn)(或頁面)的 超鏈接、圖像和/或視頻。在搜索引擎實施方式中，經(jīng)常被檢索的信 息(例如，最近搜索結(jié)果)可以存儲在層級101中，而很少被檢索 的信息(例如，索引)可以存儲在層級102中。上述信號可以由電導(dǎo)體在控制器/存儲器模塊/設(shè)備/電路之間和 內(nèi)部發(fā)送或接收，并且可以使用任何數(shù)量的信令技術(shù)(包括但不限 于對電信號的電壓或電流水平進(jìn)行調(diào)制)來生成。信號可以表示任 何類型的控制和定時信息(例如，命令、地址值、時鐘信號和配置 信息)以及數(shù)據(jù)。在實施方式中，控制、地址和/或數(shù)據(jù)信息包括在 請求分組中，該請求分組表示特定信號線上的特定比特窗所表示的 一個或多個信號。在實施方式中，從控制器向一個或多個存儲器模 塊并且在存儲器模塊之間提供請求分組。
在實施方式中，信號路徑是傳送信號的介質(zhì)，諸如單獨(dú)的或組 合的互連、導(dǎo)電元件、觸點(diǎn)、管腳、半導(dǎo)體基板中的區(qū)域、線纜、 金屬布線/信號線或光電導(dǎo)體。在實施方式中，多個信號路徑可以代 替圖中所示的單個信號路徑，并且單個信號路徑可以代替圖中所示 的多個信號路徑。在實施方式中，信號路徑可以包括總線和/或點(diǎn)到 點(diǎn)連接。在實施方式中，信號路徑包括控制和數(shù)據(jù)信號線。在備選 實施方式中，信號路徑僅包括數(shù)據(jù)信號線或僅包括控制信號線。此 外，在其他實施方式中，信號路徑是單向(在一個方向上傳播的信 號)或雙向(在兩個方向上傳播的信號)或單向信號線和雙向信號 線兩者的組合。
應(yīng)該指出，按照這里公開的各種電路的行為、寄存器傳送、邏 輯組件、晶體管、布局幾何和/或其他特性，這些電路可以使用計算 機(jī)輔助設(shè)計工具描述，并且表達(dá)(或表示)為包含在各種計算機(jī)可 讀介質(zhì)中的數(shù)據(jù)和/或指令?？梢栽谄渲袑崿F(xiàn)此類電路表示的文件和
其他對象的格式包括但不限于支持諸如C、 Verilog和HLDL的行 為語言的格式；支持例如RTL的寄存器級描述語言的格式；支持諸 如GDSII、 GDSIII、 GDSIV、 CIF、 MEBES的幾何描述語言的格式； 以及任何其他合適的格式和語言。此類格式化數(shù)據(jù)和/或指令可以包 含在其中的計算機(jī)可讀介質(zhì)包括但不限于各種形式的非易失性存 儲介質(zhì)(例如，光、磁或半導(dǎo)體存儲介質(zhì))以及可以用于通過無線、 光或有線信令介質(zhì)或其任何組合傳送此類格式化數(shù)據(jù)和/或指令的載波。由載波傳輸此類格式化數(shù)據(jù)和/或指令的示例包括但不限于經(jīng) 由一個或多個數(shù)據(jù)傳送協(xié)議(例如，HTPP、 FTP、 SMTP等)在因 特網(wǎng)和/或其他計算機(jī)網(wǎng)絡(luò)上傳送(上傳、下載、電子郵件等)。當(dāng) 經(jīng)由一個或多個計算機(jī)可讀介質(zhì)在計算機(jī)系統(tǒng)內(nèi)接收到時，上述電 路基于此類數(shù)據(jù)和/或指令的表達(dá)可以由計算機(jī)系統(tǒng)內(nèi)的處理實體 (例如， 一個或多個處理器)結(jié)合執(zhí)行一個或多個其他計算機(jī)程序 來處理，以生成此類電路物理表現(xiàn)的表示或圖像，其中所述一個或 多個其他計算機(jī)程序包括但不限于網(wǎng)表生成程序、放置和布線程 序等。此后，此類表示或圖像可以用于設(shè)備制造中，例如，通過支 持生成用于形成設(shè)備制造過程中的電路各種組件的一個或多個掩膜 來實現(xiàn)。
在此描述電路的功能還可以部分地或整體地由在例如系統(tǒng)100 中存儲和執(zhí)行的計算機(jī)/處理器可執(zhí)行指令(或軟件)替換。
已經(jīng)出于示出和描述的目的提供了優(yōu)選實施方式的前述描述。 其不旨在窮舉或限制實施方式為所公開的精確形式。對于本領(lǐng)域的 技術(shù)人員來說，修改和變形是明顯的。為了對本發(fā)明的原理及其實 際應(yīng)用進(jìn)行最佳解釋，選擇并且描述了實施方式，從而使得本領(lǐng)域
修改來理解本發(fā)明。本發(fā)明的范圍由后面的權(quán)利要求書和其等效物 限定。
權(quán)利要求
1.一種存儲器系統(tǒng)，包括存儲器控制器；定義第一存儲器層級的易失性存儲器設(shè)備的第一集合，所述易失性存儲器設(shè)備的第一集合布置在至少一個第一存儲器模塊上，所述至少一個第一存儲器模塊以菊花鏈?zhǔn)脚渲民詈现了龃鎯ζ骺刂破?，并且包括第一集成電路緩沖器設(shè)備；定義第二存儲器層級的非易失性存儲器設(shè)備的第二集合，所述非易失性存儲器設(shè)備的第二集合布置在至少一個第二存儲器模塊上，所述至少一個第二存儲器模塊以菊花鏈?zhǔn)脚渲民詈现了鲋辽僖粋€第一存儲器模塊，并且包括第二集成電路緩沖器設(shè)備。
2. 根據(jù)權(quán)利要求1所述的存儲器系統(tǒng)，其中在所述存儲器控制 器和所述第二存儲器層級之間傳輸?shù)男盘柾ㄟ^所述第一存儲器層 級。
3. 根據(jù)權(quán)利要求1所述的存儲器系統(tǒng)，其中所述至少一個第一 存儲器模塊包括多個第 一存儲器模塊，所述多個第 一存儲器模塊中 的每個包括相應(yīng)的第一集成電路緩沖器設(shè)備，并且其中所述相應(yīng)的 第 一集成電路緩沖器設(shè)備以菊花鏈方式經(jīng)由相應(yīng)的點(diǎn)到點(diǎn)鏈接集合 耦合。
4. 根據(jù)權(quán)利要求3所述的存儲器系統(tǒng)，其中所述相應(yīng)的點(diǎn)到點(diǎn) 鏈接集合包括用于向所述存儲器控制器傳輸信號的至少 一個上游信 號路徑，以及用于從所述存儲器控制器傳輸出信號的至少 一 個下游 信號路徑。
5. 根據(jù)權(quán)利要求4所述的存儲器系統(tǒng)，其中每個點(diǎn)到點(diǎn)鏈接包 括單向串行鏈接。
6. 根據(jù)權(quán)利要求1所述的存儲器系統(tǒng)，其中所述易失性存儲器 設(shè)備包括動態(tài)隨機(jī)訪問存儲器(DRAM)設(shè)備。
7. 根據(jù)權(quán)利要求1所述的存儲器系統(tǒng)，其中所述非易失性存儲器設(shè)備包括閃存設(shè)備。
8. 根據(jù)權(quán)利要求1所述的存儲器系統(tǒng)，其中所述至少一個第一 存儲器模塊包括全緩沖雙列內(nèi)插式存儲器模塊。
9. 根據(jù)權(quán)利要求1所述的存儲器系統(tǒng)，其中所述至少一個第二 存儲器模塊包括多個第二存儲器模塊，所述多個第二存儲器模塊中 的每個包括相應(yīng)的第二集成電路緩沖器設(shè)備，并且其中所述相應(yīng)的 第二集成電路緩沖器設(shè)備以菊花鏈方式經(jīng)由相應(yīng)的點(diǎn)到點(diǎn)鏈接集合 4皮jt匕津禺々。
10. 根據(jù)權(quán)利要求9所述的存儲器系統(tǒng)，其中所述相應(yīng)的點(diǎn)到點(diǎn) 鏈接集合包括用于向所述存儲器控制器傳輸信號的至少 一個上游信 號路徑，以及用于從所述存儲器控制器傳輸出信號的至少一個下游 信號路徑。
11. 根據(jù)權(quán)利要求10所述的存儲器系統(tǒng)，其中每個點(diǎn)到點(diǎn)鏈接 包括單向串行鏈接。
12. —種用于操作存儲器系統(tǒng)的方法，所述存儲器系統(tǒng)具有以菊 花鏈方式耦合至易失性存儲器設(shè)備的第 一 集合的存儲器控制器，所 述易失性存儲器設(shè)備的第一集合布置在至少一個第一存儲器模塊 上，所述存儲器系統(tǒng)包括布置在至少 一 個第二存儲器模塊上的非易 失性存儲器設(shè)備的第二集合，所述至少一個第二存儲器模塊以菊花 鏈?zhǔn)今詈现了鲋辽僖粋€第一存儲器模塊，所述方法包括沿下游信號路徑，從所述存儲器控制器向所述易失性存儲器設(shè)備 的第 一 集合的 一 部分傳輸寫數(shù)據(jù)；在所述易失性存儲器設(shè)備的第一集合的一部分中累積所述寫數(shù) 據(jù)；以及沿第二下游信號路徑，將所述寫數(shù)據(jù)從所述易失性存儲器設(shè)備的第一集合傳送到所述非易失性存儲器設(shè)備的第二集合的一部分。
13. 根據(jù)權(quán)利要求12所述的方法，其中所述傳輸、累積和傳送 操作中的至少兩個并發(fā)發(fā)生。
14. 根據(jù)權(quán)利要求12所述的方法，其中所述易失性存儲器設(shè)備包括動態(tài)隨機(jī)訪問存儲器設(shè)備，所述非易失性存儲器設(shè)備包括閃存 設(shè)備，以及其中累積所述寫數(shù)據(jù)包括將所述寫數(shù)據(jù)寫入相同地址處的DRAM設(shè)備的平行集合；以及其中將所述寫數(shù)據(jù)從所述易失性存儲器設(shè)備的第一集合傳送到 所述非易失性存儲器設(shè)備的第二集合包括將所述寫數(shù)據(jù)從所述動 態(tài)隨機(jī)訪問存儲器設(shè)備的第一集合中相同地址的所述平行集合重映 射到所述閃存設(shè)備之一 中的塊。
15. —種用于操作存儲器系統(tǒng)的方法，所述存儲器系統(tǒng)具有以菊 花鏈方式耦合至易失性存儲器設(shè)備的第一集合的存儲器控制器，所 述易失性存儲器設(shè)備的第一集合布置在至少一個第一存儲器模塊 上，所述存儲器系統(tǒng)包括布置在至少 一個第二存儲器模塊上的非易 失性存儲器設(shè)備的第二集合，所述至少一個第二存儲器模塊以菊花 鏈?zhǔn)今詈现了鲋辽僖粋€第一存儲器模塊，所述方法包括沿上游數(shù)據(jù)路徑，從所述非易失性存儲器設(shè)備的第二集合的一部 分，向所述易失性存儲器設(shè)備的第一集合傳送讀數(shù)據(jù)； 將所述讀數(shù)據(jù)存儲在所述易失性存儲器設(shè)備的第一集合的一部分中；訪問存儲在所述易失性存儲器設(shè)備的第 一 集合的所述一部分中 的數(shù)據(jù)。
16. 根據(jù)權(quán)利要求15所述的方法，其中所述傳送、存儲和訪問 操作中的至少兩個并發(fā)發(fā)生。
17. —種用于操作存儲器系統(tǒng)的方法，所述存儲器系統(tǒng)具有以菊 花鏈方式耦合至易失性存儲器設(shè)備的第 一集合的存儲器控制器，所 述易失性存儲器設(shè)備的第一集合布置在至少一個第一存儲器模塊 上，所述存儲器系統(tǒng)包括布置在至少 一個第二存儲器模塊上的非易 失性存儲器設(shè)備的第二集合，所述至少一個第二存儲器模塊以菊花 鏈?zhǔn)今詈现了鲋辽僖粋€第一存儲器模塊，所述方法包括沿第一上游數(shù)據(jù)路徑從所述非易失性存儲器設(shè)備的第二集合的第 一部分向所述易失性存儲器設(shè)備的第 一集合傳送第 一讀數(shù)據(jù)；將所述第一讀數(shù)據(jù)寫入所述易失性存儲器設(shè)備的第一集合的第 二部分；標(biāo)識所述易失性存儲器設(shè)備的第 一集合的第三部分中存儲的第 二數(shù)據(jù)；以及通過以下操作將所述第一數(shù)據(jù)與所述第二數(shù)據(jù)合并沿下游數(shù)據(jù)路徑，將所述第 一讀數(shù)據(jù)和所述第二數(shù)據(jù)從所述 易失性存儲器設(shè)備的第一集合的所述第一部分和第二部分傳送 到所述非易失性存儲器設(shè)備的第二集合，并且將所述第一數(shù)據(jù)和 第二數(shù)據(jù)寫入所述非易失性存儲器設(shè)備的第二集合的塊部分。
全文摘要
公開了一種存儲器系統(tǒng)，其包括存儲器控制器和定義第一存儲器層級的易失性存儲器設(shè)備的第一集合。該易失性存儲器設(shè)備的第一集合布置在至少一個第一存儲器模塊上，其以菊花鏈?zhǔn)脚渲民詈现链鎯ζ骺刂破?。第一集成電路緩沖器設(shè)備包括在該模塊上。該系統(tǒng)具有定義第二存儲器層級的非易失性存儲器設(shè)備的第二集合。該非易失性存儲器設(shè)備的第二集合布置在至少一個第二存儲器模塊上，其以菊花鏈?zhǔn)脚渲民詈现林辽僖粋€第一存儲器模塊。第二模塊包括第二集成電路緩沖器設(shè)備。配置該系統(tǒng)以使得在存儲器控制器和第二存儲器層級之間傳輸?shù)男盘柾ㄟ^第一存儲器層級。
文檔編號G06F12/08GK101689145SQ200880010770
公開日2010年3月31日 申請日期2008年3月19日 優(yōu)先權(quán)日2007年3月30日
發(fā)明者C·哈姆佩爾, M·霍羅韋茲 申請人:拉姆伯斯公司