專利名稱：先進(jìn)先出緩沖器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及設(shè)計(jì)用于在不同時(shí)鐘域之間進(jìn)行接口的FIFO (先進(jìn) 先出)緩沖器。
背景技術(shù)：
現(xiàn)有的片上系統(tǒng)(SoC)具有多個(gè)時(shí)鐘域，其中實(shí)現(xiàn)了數(shù)字邏輯 電路。這些時(shí)鐘域可以具有獨(dú)立的頻率和/或相位。當(dāng)在這些時(shí)鐘域 之間進(jìn)行通信時(shí)，會(huì)出現(xiàn)半穩(wěn)態(tài)電路會(huì)暫時(shí)進(jìn)入介于0和l之間的
狀態(tài)。為了安全地在這些時(shí)鐘域之間進(jìn)行通信，通常與握手機(jī)制結(jié)合 地使用同步觸發(fā)器。
為了跨過時(shí)鐘域交叉來進(jìn)行大數(shù)據(jù)量的通信，眾所周知的是使
用先進(jìn)先出硬件緩沖器(FIFO) 。 FIFO的寫入端位于第一時(shí)鐘域內(nèi)， 而FIFO的讀取端位于第二時(shí)鐘域內(nèi)。
FIFO包括存儲(chǔ)元件(存儲(chǔ)器、觸發(fā)器或鎖存器)和控制邏輯電 路?？刂七壿嬰娐樊a(chǎn)生用于訪問存儲(chǔ)器的寫入地址和讀取地址，并用 于控制時(shí)鐘域之間的同步。這些寫入地址和讀取地址通過讀取指針和 寫入指針來確定。
寫入指針指向?qū)⒈粚懭氲南乱粋€(gè)字。在FIF0寫入操作(由第一 時(shí)鐘域進(jìn)行時(shí)鐘控制)過程中，對(duì)由寫入指針指向的存儲(chǔ)單元進(jìn)行寫 入，然后使寫入指針加1以指向?qū)⒈粚懭氲南乱淮鎯?chǔ)單元。
類似的，讀取指針指向?qū)⒈蛔x取的當(dāng)前FIFO字。
在復(fù)位時(shí)，讀取指針和寫入指針都被設(shè)置為零。于是，F(xiàn)TF0為 空，并使用空標(biāo)記對(duì)此進(jìn)行指示。在將第一個(gè)數(shù)據(jù)字寫入F1F0后， 寫入指針加1、清除空標(biāo)記、以及讀取指針尋址第一個(gè)FIFO存儲(chǔ)器 字的內(nèi)容。該第一個(gè)字被推向FIF0數(shù)據(jù)輸出端口。寫入指針總是指 向?qū)⒈蛔x取的下一個(gè)FIFO字，從而接收器邏輯電路不必使用兩個(gè)時(shí)鐘周期來讀取數(shù)據(jù)字。
在讀取指針和寫入指針兩者相等時(shí)，F(xiàn)IF0為空。這種情況發(fā)生 在復(fù)位操作過程中將讀取指針和寫入指針都設(shè)置為零的時(shí)候、或發(fā)生 在讀取指針已經(jīng)從FIFO中讀取了最后一個(gè)字而趕上寫入指針的時(shí)候。
FIFO被用作循環(huán)存儲(chǔ)器件。FIFO可以變滿(例如，在寫入時(shí)鐘 頻率高于讀取時(shí)鐘頻率的情況下)，因此存在最大數(shù)據(jù)傳輸容量。當(dāng) 寫入指針和讀取指針再次相等時(shí)，F(xiàn)IFO為滿，不過此時(shí)寫入指針已 經(jīng)回轉(zhuǎn)并已趕上讀取指針。為了避免將數(shù)據(jù)寫入存儲(chǔ)器從而導(dǎo)致對(duì)未 讀取數(shù)據(jù)的存儲(chǔ)單元進(jìn)行重寫，需要檢測(cè)在先的寫入指針狀態(tài)。這樣 做可以有很多方法，其中之一是引入符號(hào)位。于是在寫入指針和讀取 指針相等但是符號(hào)位不相等時(shí)，F(xiàn)IF0為滿。
為了有效地在各時(shí)鐘域之間進(jìn)行同步，典型地使用格雷編碼來 實(shí)現(xiàn)地址指針。對(duì)于每次時(shí)鐘跳變，格雷碼允許有一個(gè)位變化，這樣 避免在一個(gè)時(shí)鐘沿有多個(gè)變化的信號(hào)。在如上概述的讀取格雷碼指針 等于寫入格雷碼指針的情況下，F(xiàn)IF0將為空。在添加了附加MSB符 號(hào)位的情況下，如果讀取格雷碼指針的兩個(gè)高位與寫入格雷碼指針的 兩個(gè)高位相反，而其余位都相等，則FIF0將為滿。這是因?yàn)楦窭状a 的反射性質(zhì)造成的。第一半個(gè)序列中的格雷碼的低U-2)位序列在 第二半個(gè)序列中被重復(fù)，但是將頭兩位反相。FIFO存儲(chǔ)器大小對(duì)應(yīng) 于(n-1)位，g卩，全格雷碼循環(huán)的一半，并且可以基于兩個(gè)MSB的 反相來檢測(cè)一半的格雷碼。
圖1示出了已知的包括存儲(chǔ)元件和控制格雷碼計(jì)數(shù)器邏輯電路 的FIFO電路，其中控制格雷碼計(jì)數(shù)器邏輯電路包括格雷碼狀態(tài)寄存 器、同步寄存器和滿/空檢測(cè)邏輯電路。
FIF0電路包括存儲(chǔ)器10;多路復(fù)用器結(jié)構(gòu)12，用于基于格雷 碼編碼的地址信號(hào)對(duì)存儲(chǔ)器進(jìn)行寫入尋址；以及多路復(fù)用結(jié)構(gòu)14， 用于基于格雷碼編碼的地址信號(hào)對(duì)存儲(chǔ)器進(jìn)行讀取尋址。
利用單元18在每個(gè)寫入時(shí)鐘域周期處使格雷碼編碼的寫入地址 指針16加1，并且寫入地址指針輸出被提供給多路復(fù)用器結(jié)構(gòu)12。利用單元22在每個(gè)讀取時(shí)鐘域周期處使格雷碼編碼的讀取地址
指針20加1，并且讀取地址指針輸出被提供給多路復(fù)用器結(jié)構(gòu)14。
FIFO滿狀態(tài)基于寫入指針地址和再同步的讀取指針地址的比較 結(jié)果。
基于如上所述所使用的附加MSB符號(hào)位，通過使用反相器24使 再同步的讀取指針地址的兩個(gè)MSB反相，使該值與寫入指針地址之間 的相等性被用來指示FIFO的滿狀態(tài)。FIFO空狀態(tài)基于讀取指針地址 和再同步的寫入指針地址之間的比較結(jié)果，利用相等性來指示FIFO 空狀態(tài)。
格雷編碼的性質(zhì)防止了格雷碼序列成為任意長(zhǎng)度。事實(shí)上，格 雷碼序列長(zhǎng)度將總是為4的倍數(shù)。實(shí)際上，這意味著只使用一個(gè)讀取 指針和一個(gè)寫入指針的時(shí)鐘域交叉FIFO將具有偶數(shù)個(gè)項(xiàng)(深度)。
格雷編碼或二進(jìn)制編碼地址的使用還引入了用于對(duì)FIFO進(jìn)行讀 取的長(zhǎng)路徑。需要選擇這些寄存器中的一個(gè)寄存器用于進(jìn)行讀取，從 而造成了多路復(fù)用器12、 14的樹形結(jié)構(gòu)，這就引入了相當(dāng)大的延遲。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的第一方面，提供了一種用于在具有不同時(shí)鐘域的 電路之間進(jìn)行接口的FIFO存儲(chǔ)器電路，包括 FIF0存儲(chǔ)器；
寫入指針電路，由第一時(shí)鐘域的時(shí)鐘進(jìn)行時(shí)鐘控制，該寫入指
針電路控制被寫入數(shù)據(jù)的存儲(chǔ)單元；以及
讀取指針電路，由第二時(shí)鐘域的時(shí)鐘進(jìn)行時(shí)鐘控制，該讀取指 針電路控制從其中讀取數(shù)據(jù)的存儲(chǔ)單元，
其中，讀取指針電路和寫入指針電路都使用格雷編碼；以及其 中，存儲(chǔ)器電路還包括復(fù)制格雷編碼寫入指針電路，其寫入指針地址 與寫入指針電路同步地加1，并且其起始寫入地址被選擇為使得復(fù)制 寫入指針地址比寫入指針電路地址落后對(duì)應(yīng)于FIFO存儲(chǔ)器大小的多 個(gè)地址存儲(chǔ)單元；以及其中，該存儲(chǔ)器電路還包括比較器，用于將讀 取指針電路地址與復(fù)制寫入指針電路地址進(jìn)行比較以確定FIF0存儲(chǔ)
6器的滿狀態(tài)。
該配置還使用其他的寫入指針(除了傳統(tǒng)的讀取格雷碼指針和 寫入格雷碼指針以外)，該其他的寫入指針被看作是陰影指針。其起 始于負(fù)的FIFO大小(格雷編碼)處。該陰影指針用于確定FIFO的滿 狀態(tài)。使用該陰影指針，可以實(shí)現(xiàn)任意大小的FIFO,包括偶數(shù)和奇 數(shù)大小。如果兩個(gè)指針(包括任何符號(hào)位)相等，則FIF0將為滿。
優(yōu)選的，比較器包括用于檢測(cè)復(fù)制寫入指針地址和讀取指針地 址的相等性的電路。這使得無需復(fù)雜的技術(shù)來確定FIFO的滿狀態(tài)。
比較器還可以用于將讀取指針電路地址和寫入指針電路地址進(jìn) 行比較，以確定FIFO存儲(chǔ)器的空狀態(tài)。于是比較器包括用于檢測(cè)寫 入指針地址和讀取指針地址的相等性的電路。
根據(jù)本發(fā)明的第二方面，提供了一種用于在具有不同時(shí)鐘域的 電路之間進(jìn)行接口的FIFO存儲(chǔ)器電路，包括
FIF0存儲(chǔ)器；
寫入指針電路，由第一時(shí)鐘域的時(shí)鐘進(jìn)行時(shí)鐘控制，該寫入指 針電路控制被寫入數(shù)據(jù)的存儲(chǔ)單元；以及
讀取指針電路，由第二時(shí)鐘域的時(shí)鐘進(jìn)行時(shí)鐘控制，該讀取指 針電路控制從其中讀取數(shù)據(jù)的存儲(chǔ)單元，
其中，讀取指針電路和寫入指針電路都使用格雷編碼；以及其 中，該存儲(chǔ)器電路還包括第一轉(zhuǎn)換電路，用于將讀取指針電路地址轉(zhuǎn) 換成一位熱碼(one-hot)信號(hào)，并用于控制FIFO存儲(chǔ)器的讀取地址； 以及其中，讀取指針電路格雷編碼值和寫入指針電路格雷編碼值被用 于獲取FIFO存儲(chǔ)器的空狀態(tài)信息和滿狀態(tài)信息。
本發(fā)明的該方面通過提供以一位熱碼編碼值存儲(chǔ)讀取地址的附 加陰影寄存器，使得能夠加快FIFO讀取處理的速度。
于是可以使用AND代替?zhèn)鹘y(tǒng)的讀取結(jié)構(gòu)的多路復(fù)用器層級(jí)，減 小了 0R樹，并減少了從地址寄存器到數(shù)據(jù)輸出端的延遲。
可以在寫入端口處實(shí)現(xiàn)相同的指針邏輯電路以改善定時(shí)。在這 種情況下，該電路還包括第二轉(zhuǎn)換電路，用于將寫入指針電路地址 轉(zhuǎn)換為一位熱碼信號(hào)，并用于控制FIF0存儲(chǔ)器的寫入地址。FIFO存儲(chǔ)器優(yōu)選的是一位熱碼可尋址存儲(chǔ)器。


現(xiàn)在將參照附圖來詳細(xì)描述本發(fā)明的實(shí)例，附圖中 圖1示出了已知的用于在具有不同時(shí)鐘域的電路之間進(jìn)行接口 的FIFO存儲(chǔ)器電路；
圖2示出了本發(fā)明的FIFO存儲(chǔ)器電路的第一實(shí)例；
圖3示出了本發(fā)明的FIFO存儲(chǔ)器電路的第二實(shí)例；以及 圖4示出了用于圖3的電路中的轉(zhuǎn)換電路。 在附圖中使用相同的參考標(biāo)號(hào)來表示相同的部件。
具體實(shí)施例方式
圖2示出了本發(fā)明的存儲(chǔ)器電路的第一實(shí)例。圖2的電路對(duì)應(yīng) 于圖1的電路，并增加了復(fù)制格雷編碼寫入指針電路30和相關(guān)聯(lián)的 遞增電路32。復(fù)制電路30的寫入指針地址與寫入指針電路同步地 (即，在FIFO的寫入側(cè)，在第一時(shí)鐘域的時(shí)鐘控制下)加l。
起始寫入地址被選擇為使得復(fù)制寫入指針地址比寫入指針電路 地址落后對(duì)應(yīng)于FIFO存儲(chǔ)器大小的多個(gè)地址存儲(chǔ)單元。換言之，復(fù) 制寫入指針起始于對(duì)應(yīng)于負(fù)的FIFO大小的格雷編碼值處(格雷編碼 是循環(huán)的)。
這使得可以使用任意大小的FIFO。通過允許FIFO具有任意深度 而不是僅僅具有偶數(shù)深度，可以減小硅區(qū)。
通過使用附加的讀取/寫入地址寄存器組產(chǎn)生存儲(chǔ)器地址，F(xiàn)IFO 可以為任意大小。該附加的寄存器組可以被進(jìn)行二進(jìn)制編碼或一位熱 碼編碼。在此情況下，格雷碼寄存器只用于產(chǎn)生滿/空狀態(tài)。
在此情況下，將會(huì)有六個(gè)寄存器
讀取和寫入指針；
讀取和寫入陰影指針；
讀取和寫入地址。
比較器34用于將再同步的讀取指針電路地址與復(fù)制寫入指針電路地址進(jìn)行比較，以確定FIFO存儲(chǔ)器的滿狀態(tài)。這使得在進(jìn)行比較
前無需以圖1中所示的方式對(duì)讀取指針地址進(jìn)行處理。 復(fù)制寫入指針可以被看作是陰影指針。
空狀態(tài)可以使用圖1中所示的傳統(tǒng)方法進(jìn)行檢測(cè)。
圖3示出了本發(fā)明的存儲(chǔ)器電路的第二實(shí)例，該電路提高了操
作速度。
圖3的電路使用與圖1電路相同的格雷編碼讀取指針和格雷編 碼寫入指針，并使用相同的技術(shù)來檢測(cè)滿和空狀態(tài)(盡管在圖3中未 詳細(xì)示出)。存儲(chǔ)器電路還包括第一轉(zhuǎn)換電路40，其用于將讀取指 針電路地址轉(zhuǎn)換為一位熱碼信號(hào)，并用于控制FIFO存儲(chǔ)器的讀取地 址。
以此方式， 一位熱碼編碼的地址被用于對(duì)存儲(chǔ)元件進(jìn)行讀取。 對(duì)于簡(jiǎn)單的FIF0，可以使用標(biāo)準(zhǔn)的觸發(fā)器或鎖存器。在存儲(chǔ)器或寄 存器堆實(shí)施方式的情況中，需要一位熱碼可尋址存儲(chǔ)器。
一位熱碼存儲(chǔ)器讀取的使用使得可以提高FIFO讀取處理的速度。
第一轉(zhuǎn)換電路40包括用于存儲(chǔ)一位熱碼地址的電路42和用作 遞增電路的旋轉(zhuǎn)電路44，該旋轉(zhuǎn)電路使一位熱碼"l"移動(dòng)一位空間。 一位熱碼值被提供給基于加法器45和OR樹46的尋址邏輯電路，以 得到將被尋址的存儲(chǔ)器單元。從而，圖3的電路結(jié)合了用于實(shí)現(xiàn)FIFO 滿狀態(tài)標(biāo)記和空狀態(tài)標(biāo)記的格雷編碼的優(yōu)點(diǎn)，以及一位熱碼存儲(chǔ)器讀 取的優(yōu)點(diǎn)。該電路提供了改進(jìn)的寫入數(shù)據(jù)輸入和讀取數(shù)據(jù)輸出的定 時(shí)，導(dǎo)致了較高的工作頻率和/或較低的功耗。
在該配置中，格雷碼寄存器(常規(guī)或陰影)僅用于兩個(gè)時(shí)鐘域 之間的握手以及檢測(cè)滿/空狀態(tài)； 一位熱碼寄存器用于進(jìn)行實(shí)際的存 儲(chǔ)器訪問。使用一位熱碼編碼將減少對(duì)存儲(chǔ)器的訪問時(shí)間(相比于格 雷碼或二進(jìn)制碼)，從而提高了工作頻率。
可以使用傳統(tǒng)的格雷編碼以圖1所示的方式實(shí)現(xiàn)寫入地址。然 而，圖3示出了令寫入地址電路復(fù)制一位熱碼讀取電路的改進(jìn)實(shí)施 例。以此方式， 一位熱碼編碼的地址還用于對(duì)存儲(chǔ)元件進(jìn)行寫入。該
9電路還包括第二轉(zhuǎn)換電路50，用于將寫指針電路地址轉(zhuǎn)換為一位熱 碼信號(hào)，并用于控制FIFO存儲(chǔ)器的寫入地址。
第二轉(zhuǎn)換電路50包括用于存儲(chǔ)一位熱碼地址的電路52，和用作 遞增電路的旋轉(zhuǎn)電路54，該旋轉(zhuǎn)電路使一位熱碼"l"移動(dòng)一位空間。 該一位熱碼值被提供給基于加法器55的尋址邏輯電路。
用于將一位熱碼信號(hào)轉(zhuǎn)換為存儲(chǔ)器地址信號(hào)的轉(zhuǎn)換電路在讀取 側(cè)和寫入側(cè)是不同的，這是因?yàn)閷懭牒妥x取具有不同的要求。在進(jìn)行 寫入時(shí)，存儲(chǔ)單元之一需要被使能(使用單元45)，以及一位熱碼 編碼中的每一位都對(duì)應(yīng)于一個(gè)存儲(chǔ)單元的使能端。在進(jìn)行讀取時(shí)，需 要選擇存儲(chǔ)單元中的一個(gè)，并且讀取的一位熱碼寄存器中的每一位都 對(duì)應(yīng)于一個(gè)存儲(chǔ)單元。通過將這些位與它們相應(yīng)的存儲(chǔ)單元進(jìn)行邏輯 AND(在單元55中)以及將結(jié)果進(jìn)行邏輯OR (在單元56中)，就可 以對(duì)寄存器進(jìn)行讀取。
FIFO存儲(chǔ)器可以實(shí)現(xiàn)為一位熱碼可尋址存儲(chǔ)器。在此情況中， 電路55、 45、和46可以被實(shí)現(xiàn)為存儲(chǔ)器本身的一部分。
圖4示出了利用8位的數(shù)據(jù)示出用于深度為8的FIFO的格雷/ 二進(jìn)制地址(圖4的上部分)以及一位熱碼地址的寄存器讀取邏輯電 路。
該格雷/二進(jìn)制電路將數(shù)據(jù)從格雷碼編碼數(shù)據(jù)轉(zhuǎn)換為二進(jìn)制編 碼數(shù)據(jù)，并使用多路復(fù)用器電路60的樹?；诙嗦窂?fù)用器結(jié)構(gòu)的格 雷/二進(jìn)制編碼地址的邏輯深度為6個(gè)AND/0R層，以及最大扇出(位 0)為32。
在圖的頂部，電路的輸入是值d0至d7，并且這些值是被存儲(chǔ)在 8個(gè)FIFO存儲(chǔ)單元中的值。在電路的底部，這些存儲(chǔ)單元中的一個(gè) 被選擇作為輸出向量[7:0]。
一位熱碼地址轉(zhuǎn)換器包括加法器電路62的陣列和OR門樹64。 基于AND/0R結(jié)構(gòu)的一位熱碼編碼地址的邏輯深度為4。最大扇出(所 有位)為8。
圖4的電路是常用的并僅被提供用來顯示一位熱碼尋址可以減 少等待時(shí)間以及提高工作頻率。
10通過使用一位熱碼信號(hào)的處理而得到的減小了的邏輯深度和減 小了的扇出允許更高的工作頻率，或較低的工作電壓從而允許較低的 功率。
本發(fā)明可以應(yīng)用于具有多個(gè)時(shí)鐘域以及相關(guān)聯(lián)的時(shí)鐘域交叉的 各種片上硅電路。FIFO電路可以構(gòu)成片上總線橋以及接口模塊的一部分。
對(duì)于本領(lǐng)域技術(shù)人員來說，各種其他的改進(jìn)都將是顯而易見的。
權(quán)利要求
1.一種用于在具有不同時(shí)鐘域的電路之間進(jìn)行接口的FIFO存儲(chǔ)器電路，包括FIFO存儲(chǔ)器(10)；寫入指針電路(16)，由第一時(shí)鐘域的時(shí)鐘進(jìn)行時(shí)鐘控制，所述寫入指針電路(16)控制被寫入數(shù)據(jù)的存儲(chǔ)單元；以及讀取指針電路，由第二時(shí)鐘域的時(shí)鐘進(jìn)行時(shí)鐘控制，所述讀取指針電路控制從其中讀取數(shù)據(jù)的存儲(chǔ)單元，其中，所述讀取指針電路和寫入指針電路都使用格雷編碼；以及其中，所述存儲(chǔ)器電路還包括復(fù)制寫入指針電路(30)，其寫入指針地址與所述寫入指針電路(16)同步地加1，并且其起始寫入地址被選擇為使得復(fù)制寫入指針地址比寫入指針電路地址落后對(duì)應(yīng)于所述FIFO存儲(chǔ)器(10)大小的多個(gè)地址存儲(chǔ)單元；以及其中，所述存儲(chǔ)器電路還包括比較器(34)，用于將所述讀取指針電路地址與所述復(fù)制寫入指針電路地址進(jìn)行比較以確定所述FIFO存儲(chǔ)器的滿狀態(tài)。
2. 根據(jù)權(quán)利要求1所述的存儲(chǔ)器電路，還包括再同步器，用于 將讀取指針與所述第一時(shí)鐘域的時(shí)鐘再同步，以及其中，所述比較器(34)用于將再同步的讀取指針電路地址與復(fù)制寫入指針電路(30) 地址進(jìn)行比較。
3. 根據(jù)權(quán)利要求1或2所述的存儲(chǔ)器電路，其中，所述比較器 (34)包括用于檢測(cè)所述復(fù)制寫入指針地址和讀取指針地址的相等性的電路。
4. 根據(jù)前述任一權(quán)利要求所述的存儲(chǔ)器電路，其中，還包括第 二比較器，用于將所述讀取指針電路地址與所述寫入指針電路地址進(jìn) 行比較以確定所述FIFO存儲(chǔ)器的空狀態(tài)。
5. 根據(jù)權(quán)利要求4所述的存儲(chǔ)器電路，還包括再同步器，用于 將寫入指針與所述第二時(shí)鐘域的時(shí)鐘再同步，以及其中，所述第二比較器用于將再同步的寫入指針電路地址與所述讀取指針電路地址進(jìn) 行比較。
6. 根據(jù)權(quán)利要求4或5所述的存儲(chǔ)器電路，其中，所述比較器 包括用于檢測(cè)所述寫入指針地址和所述讀取指針地址的相等性的電 路。
7. —種用于在具有不同時(shí)鐘域的電路之間進(jìn)行接口的FIFO存 儲(chǔ)器電路，包括FIF0存儲(chǔ)器；寫入指針電路，由第一時(shí)鐘域的時(shí)鐘進(jìn)行時(shí)鐘控制，所述寫入 指針電路控制被寫入數(shù)據(jù)的存儲(chǔ)單元；以及讀取指針電路，由第二時(shí)鐘域的時(shí)鐘進(jìn)行時(shí)鐘控制，所述讀取 指針電路控制從其中讀取數(shù)據(jù)的存儲(chǔ)單元，其中，所述讀取指針電路和所述寫入指針電路都使用格雷編碼； 以及其中，所述存儲(chǔ)器電路還包括第一轉(zhuǎn)換電路(40)，用于將讀取 指針電路地址轉(zhuǎn)換成一位熱碼信號(hào)，并用于控制FIFO存儲(chǔ)器的讀取 地址；以及其中，讀取指針電路格雷編碼值和寫入指針電路格雷編碼 值被用于獲取所述FIFO存儲(chǔ)器的空狀態(tài)信息和滿狀態(tài)信息。
8. 根據(jù)權(quán)利要求7所述的存儲(chǔ)器電路，其中，所述第一轉(zhuǎn)換電 路(40)包括具有多個(gè)AND門(62)的邏輯電路結(jié)構(gòu)、和具有0R樹(64)的邏輯電路結(jié)構(gòu)。
9. 根據(jù)權(quán)利要求7或8所述的存儲(chǔ)器電路，還包括第二轉(zhuǎn)換電 路(50)，用于將寫入指針電路地址轉(zhuǎn)換為一位熱碼信號(hào)，并用于控 制所述FIFO存儲(chǔ)器的寫入地址。
全文摘要
一種用于在具有不同時(shí)鐘域的電路之間進(jìn)行接口的FIFO存儲(chǔ)器電路。該電路包括FIFO存儲(chǔ)器(10)；寫入指針電路(16)，由第一時(shí)鐘域的時(shí)鐘進(jìn)行時(shí)鐘控制，所述寫入指針電路(16)控制被寫入數(shù)據(jù)的存儲(chǔ)單元；以及讀取指針電路，由第二時(shí)鐘域的時(shí)鐘進(jìn)行時(shí)鐘控制，所述讀取指針電路控制從其中讀取數(shù)據(jù)的存儲(chǔ)單元。讀取指針電路和寫入指針電路都使用格雷編碼。存儲(chǔ)器電路還包括復(fù)制寫入指針電路(30)，其寫入指針地址與寫入指針電路(16)同步地加1，并且其起始寫入地址被選擇為使得復(fù)制寫入指針地址比寫入指針電路地址落后對(duì)應(yīng)于FIFO存儲(chǔ)器(10)大小的多個(gè)地址存儲(chǔ)單元。比較器(34)將讀取指針電路地址與復(fù)制寫入指針電路地址進(jìn)行比較以確定FIFO存儲(chǔ)器的滿狀態(tài)。
文檔編號(hào)G06F5/06GK101681249SQ200880016077
公開日2010年3月24日 申請(qǐng)日期2008年5月14日 優(yōu)先權(quán)日2007年5月16日
發(fā)明者拉金德拉·庫(kù)馬爾, 森達(dá)拉瓦拉丹·蘭加拉讓, 約翰內(nèi)斯·布恩斯特拉 申請(qǐng)人:Nxp股份有限公司