專利名稱：處理器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及處理器。
背景技術(shù)：
通常，處理器芯片包括每一個(gè)都布置成執(zhí)行指令的大量單獨(dú)處理器。通常，存在由 每一個(gè)都與主機(jī)存儲(chǔ)器通信的不同處理器執(zhí)行的大量不同指令。在處理器中需要編碼許多 指令使處理器變得較大，從而限制了可以制造在芯片上的處理器的數(shù)量，并且，需要與主機(jī) 存儲(chǔ)器通信也使每個(gè)處理器變得緩慢。

發(fā)明內(nèi)容
于是，本發(fā)明提供了一種包含多個(gè)處理器的處理裝置。每個(gè)處理器可以布置成執(zhí)行對(duì)于每個(gè)處理器來說可能相同的單條指令。該裝置可以進(jìn)一步包含布置成在處理器之間 傳送數(shù)據(jù)和控制令牌(token)的總線。每個(gè)處理器可以布置成，如果它經(jīng)由總線接收到控 制令牌，就執(zhí)行指令，并且，一旦執(zhí)行了指令，它可以對(duì)可以標(biāo)識(shí)將是數(shù)據(jù)目標(biāo)處理器的任 何處理器的數(shù)據(jù)執(zhí)行操作。該處理器還可以將輸出數(shù)據(jù)發(fā)送給任何標(biāo)識(shí)數(shù)據(jù)目標(biāo)處理器。 它還可以標(biāo)識(shí)將是控制目標(biāo)處理器的任何處理器，并且，可以將控制令牌發(fā)送給任何標(biāo)識(shí) 控制目標(biāo)處理器。輸出數(shù)據(jù)可以是指令的結(jié)果，或者它可以是存儲(chǔ)在例如處理器中的數(shù)據(jù)?？偩€可以布置成無需從主機(jī)存儲(chǔ)器中取出數(shù)據(jù)而在處理器之間傳送數(shù)據(jù)和控制 令牌?？偩€可以包含多個(gè)總線幀，并且可以布置成在總線幀之間移動(dòng)數(shù)據(jù)和/或控制令 牌以便沿著總線移動(dòng)它們。每個(gè)處理器可以具有與它相聯(lián)系的一個(gè)或多個(gè)總線幀，數(shù)據(jù)可 以從該總線幀寫入該處理器。數(shù)據(jù)可以以數(shù)據(jù)令牌的形式在總線上傳送。每個(gè)處理器可以布置成執(zhí)行與每個(gè)其它處理器相同的指令。每個(gè)處理器可以布置 成只執(zhí)行一條指令。每當(dāng)每個(gè)處理器執(zhí)行它的指令時(shí)，它能夠標(biāo)識(shí)沒有、一個(gè)、或不止一個(gè) 數(shù)據(jù)目標(biāo)處理器、以及沒有、一個(gè)、或不止一個(gè)控制目標(biāo)處理器。這使得它能夠并行地將數(shù) 據(jù)發(fā)送給多個(gè)處理器?？偩€可以布置成將結(jié)果發(fā)送給標(biāo)識(shí)數(shù)據(jù)目標(biāo)處理器，以便可以將其 寫入數(shù)據(jù)目標(biāo)處理器中。每個(gè)處理器可以布置成通過將控制令牌與控制目標(biāo)處理器(該控制令牌將要被 發(fā)送到該控制目標(biāo)處理器)的地址一起寫入總線來發(fā)送控制令牌。一旦執(zhí)行了指令，每個(gè) 處理器能夠標(biāo)識(shí)其可將控制令牌并行發(fā)送到的多個(gè)控制目標(biāo)處理器。每個(gè)處理器優(yōu)選地布置成，當(dāng)它已將結(jié)果和控制令牌發(fā)送給任何標(biāo)識(shí)目標(biāo)處理器 時(shí)，放棄對(duì)其控制令牌的擁有權(quán)，以便它在接收到另一個(gè)控制令牌之前不再執(zhí)行該指令。指令可以是相乘-相加的形式aXb+c —r'。每個(gè)處理器可以布置成根據(jù)結(jié)果r ‘選擇任何控制處理器。例如，每個(gè)處理器可以布置成確定結(jié)果r'是小于零、零、大于零還是零度數(shù)，并且據(jù)此選擇任何控制目標(biāo)處理器 或數(shù)據(jù)目標(biāo)處理器。每個(gè)處理器可以包含可以存儲(chǔ)指令的輸入的多個(gè)存儲(chǔ)單元。每個(gè)處理器可以包含 可以存儲(chǔ)控制目標(biāo)處理器的地址的多個(gè)存儲(chǔ)單元。一旦通電，可以將每個(gè)處理器中的所有 存儲(chǔ)器設(shè)置成固定值，以便處理器不執(zhí)行任何程序，否則將是一旦通電被設(shè)置成任意值的 情形。


現(xiàn)在參照附圖只通過示例的方式描述本發(fā)明的優(yōu)選實(shí)施例，在附圖中圖1是按照本發(fā)明實(shí)施例的處理器芯片的示意圖；圖2是圖1的芯片的一個(gè)處理器和總線分段的示意圖；圖3是圖1的芯片的一條總線的一部分的示意圖；圖4是圖1的芯片的沿著總線和在處理器之間發(fā)送的數(shù)據(jù)幀的圖形；圖5是圖1的芯片的一個(gè)處理器的圖形；和圖6是示出本發(fā)明第二實(shí)施例的總線形成部分上的尋址的圖形。
具體實(shí)施例方式參照?qǐng)D1，處理器芯片10包含處理器12的二維長(zhǎng)方形陣列。每個(gè)處理器或元組 12具有通過垂直坐標(biāo)x，y定義的地址。主陣列具有有限尺寸，它的地址具有中心在原點(diǎn)和 從-y_延伸到+y_的y坐標(biāo)以及中心也在原點(diǎn)和從延伸到的x坐標(biāo)。在處理 器12的主陣列的每行和每列的每個(gè)端點(diǎn)上的是具有+⑴或-⑴的x坐標(biāo)或者+⑴或-⑴ 的y坐標(biāo)的輸入/輸出處理器或I/O器件14。在圖1中只示出了芯片10的四分之一，它處 在坐標(biāo)系統(tǒng)的正象限中?？梢詫⒃S多芯片組合在一起，以形成數(shù)據(jù)從一個(gè)芯片經(jīng)由I/O器 件14移動(dòng)到下一個(gè)芯片的單機(jī)?？偩€在處理器12之間以長(zhǎng)方形網(wǎng)格形式鋪設(shè)一系列總線20。在處理器12的各列之 間，存在沿著y方向延伸的一對(duì)總線，一條+Y被布置成沿著正Y方向傳送數(shù)據(jù)，而另一條-Y 被布置成沿著負(fù)Y方向傳送數(shù)據(jù)。在處理器12的各行之間，存在沿著X方向延伸的一對(duì)總 線，一條+X被布置成沿著正X方向傳送數(shù)據(jù)，而另一條-X被布置成沿著負(fù)X方向傳送數(shù)據(jù)。 在圖1中每對(duì)總線20被顯示成單條線，但在圖2中示出了各個(gè)總線20圍繞一個(gè)處理器12 的部分。因此，圖2示出了形成基本單元的單個(gè)處理器片22，從芯片10的一側(cè)到另一側(cè)重 復(fù)該基本單元以構(gòu)造整個(gè)芯片。每個(gè)處理器12與在其四側(cè)的與其相鄰的四條總線20的每 一條連接，以便每個(gè)處理器可以將數(shù)據(jù)放到適當(dāng)總線上，以沿著四個(gè)方向的任何一個(gè)方向 發(fā)送它。參照?qǐng)D3，每條單向總線20包含每一個(gè)由許多存儲(chǔ)單元組成的一系列總線幀24、 和每一個(gè)由相同數(shù)量存儲(chǔ)單元組成的一并行系列臨時(shí)幀26。每個(gè)臨時(shí)幀26與兩個(gè)相鄰總 線幀24連接，以便可以從它們之一接收數(shù)據(jù)并將數(shù)據(jù)輸出給它們的另一個(gè)。因此，通過經(jīng) 由適當(dāng)臨時(shí)幀26，沿著總線的方向從一個(gè)總線幀24傳送到下一個(gè)總線幀，可以沿著總線傳 輸數(shù)據(jù)。每個(gè)處理器12與從旁邊經(jīng)過的每條總線上的一個(gè)總線幀24連接，以便它可以在那個(gè)點(diǎn)上接受來自總線的數(shù)據(jù)和將數(shù)據(jù)寫入總線中。所有處理器12以及所有總線幀24和臨時(shí)幀26與發(fā)送時(shí)鐘信號(hào)的公用時(shí)鐘線28 連接。這用于協(xié)調(diào)沿著總線20以及在總線20與處理器12之間傳送數(shù)據(jù)的定時(shí)。每次時(shí) 鐘滴答響的時(shí)候，經(jīng)由臨時(shí)總線幀將一個(gè)總線幀中的數(shù)據(jù)復(fù)制到它的相鄰總線幀中。一般 說來，數(shù)據(jù)在總線幀之間的移動(dòng)以比每個(gè)處理器執(zhí)行它的指令的頻率高的頻率發(fā)生。這使 處理器在一個(gè)處理器時(shí)鐘周期內(nèi)可以沿著總線發(fā)送不止一個(gè)數(shù)據(jù)。除非制造錯(cuò)誤，處理器 在任一側(cè)上都具有相鄰元組，而I/O元組僅僅在一側(cè)上具有相鄰元組。算術(shù)該機(jī)器使用按改進(jìn)二進(jìn)制補(bǔ)碼(twos-complement)編碼實(shí)現(xiàn)的定點(diǎn)算術(shù)。標(biāo)準(zhǔn)二 進(jìn)制補(bǔ)碼算術(shù)具有零的位串、編碼連續(xù)正整數(shù)的奇數(shù)個(gè)位串、和編碼連續(xù)負(fù)整數(shù)的偶數(shù)個(gè) 位串。存在負(fù)整數(shù)比正整數(shù)多一個(gè)的位串。標(biāo)準(zhǔn)算術(shù)對(duì)溢出設(shè)置狀態(tài)標(biāo)志。相反，本實(shí)施 例使用改進(jìn)二進(jìn)制補(bǔ)碼算術(shù)，其利用最小負(fù)整數(shù)的位串標(biāo)識(shí)零度數(shù)(Nullity)①，產(chǎn)生除零 度數(shù)之外，在零的兩側(cè)相等的奇數(shù)個(gè)位串的編碼。用剩余的最大正和最小負(fù)整數(shù)的位串標(biāo) 識(shí)帶符號(hào)無窮大士⑴，剩下除零度數(shù)和帶符號(hào)無窮大之外，在零的兩側(cè)相等的偶數(shù)個(gè)連續(xù) (有限)整數(shù)。溢出時(shí)，該算術(shù)將其舍成帶符號(hào)無窮大。給定這種整數(shù)的基本編碼，數(shù)字保 持定點(diǎn)格式i. f，其中i是整數(shù)位，而f是小數(shù)位。如剛才所述，i位包括使用改進(jìn)二進(jìn)制補(bǔ) 碼編碼的涉及符號(hào)、無窮大、和零度數(shù)的位模式。這意味著，在整數(shù)部分和小數(shù)部分存在相 同位數(shù)的情況下，小數(shù)部分具有高于整數(shù)部分的精度。數(shù)字通常寫成士(i. f)格式，以闡明 它們是帶符號(hào)的。用在本實(shí)施例中的改進(jìn)二進(jìn)制補(bǔ)碼算術(shù)的細(xì)節(jié)可以如GB 0625735. 6所 述。零度數(shù)的定義通過如下公理提供零度數(shù)是無窮大減去無窮大的結(jié)果；零度數(shù)是無窮 大乘以零的結(jié)果；將任何數(shù)與零度數(shù)相加的結(jié)果是零度數(shù)；和將任何數(shù)與零度數(shù)相乘的結(jié) 果是零度數(shù)。數(shù)據(jù)格式參照?qǐng)D4，總線被布置成以令牌的形式按位組傳送數(shù)據(jù)或信息。每個(gè)令牌包含三個(gè) 字段包含包括整數(shù)位i和小數(shù)位f的第一位組的數(shù)據(jù)字段；包含包括整數(shù)位i和小數(shù)位f 的第二位組的地址字段；和包含四位組c、d、ai、a2的標(biāo)記字段，每個(gè)位用作以各種方式指示 令牌的狀態(tài)的標(biāo)記。如下所述，每個(gè)令牌可以具有兩種不同類型通過c和d標(biāo)記標(biāo)識(shí)的控 制令牌或數(shù)據(jù)令牌。數(shù)據(jù)令牌具有定義一般地址或兩個(gè)地址的士(i. f)格式的一個(gè)地址字段，為二進(jìn) 制扇出提供了可能性，另外，它們還具有作為要寫入的數(shù)據(jù)的一個(gè)數(shù)字士(i. f)?？刂屏钆?具有定義一般地址或兩個(gè)地址的士(i.f)格式的一個(gè)地址字段，為控制的二進(jìn)制扇出提供 了可能性。存在四個(gè)標(biāo)記位c、d、ai、a2。c位表示當(dāng)前總線幀是否包含控制令牌。d位表示當(dāng) 前總線幀是否包含數(shù)據(jù)令牌。在本實(shí)施例中規(guī)定了兩個(gè)位，以便可以讓單個(gè)令牌表示正在 將控制和數(shù)據(jù)發(fā)送給同一個(gè)處理器。 位表示令牌是否將被傳遞到 地址或是否已經(jīng)傳 遞到那里。類似地，a2位表示令牌是否將被傳遞到a2地址或是否已經(jīng)傳遞到那里。雖然為了簡(jiǎn)單起見，圖5示出了三個(gè)i位和三個(gè)f位，但本實(shí)施例使用整數(shù)部分32 個(gè)位和小數(shù)部分32個(gè)位的64位數(shù)字。尋址
將數(shù)據(jù)字段整個(gè)解釋成一個(gè)數(shù)字。如果地址字段是數(shù)字士⑴或①之一，將它解 釋成單個(gè)第一地址i ；否則，將它解釋成兩個(gè)地址，通過i個(gè)位定義的第一地址^和通過f 個(gè)位定義的第二地址a2。標(biāo)記字段代表每一個(gè)可以被置位或清除的四個(gè)位。如果設(shè)置了 c 標(biāo)記，那么，數(shù)據(jù)幀攜帶控制，否則，不攜帶控制。將攜帶控制的數(shù)據(jù)幀稱為控制令牌。如果 設(shè)置了 d標(biāo)記，那么，數(shù)據(jù)幀攜帶數(shù)據(jù)，否則，不攜帶數(shù)據(jù)。將攜帶數(shù)據(jù)的數(shù)據(jù)幀稱為數(shù)據(jù)令 牌。如果設(shè)置了 標(biāo)記，那么，數(shù)據(jù)幀仍然將傳遞給是士⑴的第一地址，或一般地址i， 否則，不再傳遞給這個(gè)地址。如果設(shè)置了 a2標(biāo)記，那么，數(shù)據(jù)幀仍然將傳遞給第二地址％，否 則，不再傳遞給這個(gè)地址。如果地址字段是零度數(shù)①，不將數(shù)據(jù)幀放在總線上。地址 和 a2可以以相同處理器或不同處理器為目標(biāo)。使用兩個(gè)不同地址使控制可以從單個(gè)線程扇出 到兩個(gè)并行線程。如果目標(biāo)處理器不同，那么，數(shù)據(jù)幀傳遞到第二地址 之前的第一地址 。如果 和a2標(biāo)記兩者都被清除了，那么，數(shù)據(jù)幀是空的，并且可以由處理器寫入。元組與總線的連接如上所述，每個(gè)元組12連接到疊放的左、右、上和下，四條線性總線20。圖3示出 了元組12與一般上地址(up-address)或下地址(down-address)線性總線的連接。這個(gè) 芯片實(shí)施例具有與每個(gè)元組連接的四條分立總線，但如果存在有利于共享的適當(dāng)空間/時(shí) 間折衷方案，其它實(shí)施例可以在相鄰元組之間共享總線。芯片上的所有總線統(tǒng)稱為“總線”。I/O 元組如上所述，元組12鋪設(shè)成行和列的表面上長(zhǎng)方形陣列。每個(gè)元組連接到疊放的 左、右、上和下，四條線性總線。線性總線中的第一和最后元組通過士⑴尋址并進(jìn)行1/0，而 中間元組是處理器。在I/O元組，(多個(gè))片上I/O器件將令牌傳輸?shù)较嚓P(guān)總線上或?qū)⒘钆?傳輸離開相關(guān)總線。如果I/O元組是從外圍器件引入(inbound)到芯片的令牌的目標(biāo)，那 么，該元組將令牌寫到相反線性總線上的輸出器件上。這可用于I/O元組的連通測(cè)試。如 果令牌到達(dá)引出(outward bound)總線上的I/O元組上，那么，將它寫到輸出器件中。如果 令牌未以1/0元組為目標(biāo)，那么，因?yàn)槲床东@到它，所以它到達(dá)較前目標(biāo)一硬件或編譯器錯(cuò) 誤。芯片外處理器可以對(duì)這種錯(cuò)誤進(jìn)行測(cè)試。1/0元組捕獲控制令牌時(shí)的行為是結(jié)構(gòu)相關(guān) 的，并且可以用于限制1/0的處理。1/0元組可以將令牌寫到芯片內(nèi)的一個(gè)地點(diǎn)上以報(bào)告一 些條件，雖然在芯片的本實(shí)施例中，在1/0元組上不使用控制令牌。無窮大是最極端的數(shù)字，因此，不可能尋址超出無窮大處理器的第零單元u的任 何存儲(chǔ)單元。無窮大元組總是位于實(shí)數(shù)個(gè)處理器之外，因此，線性總線中的處理器的數(shù)量， 以及從而芯片的形狀對(duì)于芯片1/0來說并不重要，但可能影響芯片內(nèi)令牌的傳播。如果芯 片由于芯片內(nèi)的非長(zhǎng)方形制造幾何結(jié)構(gòu)或制造錯(cuò)誤而具有非長(zhǎng)方形形狀，這是有用的。處理器參照?qǐng)D5，每個(gè)處理器12包含八個(gè)物理存儲(chǔ)單元u、v、w、r、1、z、g、n的8_元組。 這些單元從零編號(hào)到七。因此，u被稱為元組的第零元件而n被稱為第七元件。正如在掩碼 地址以檢測(cè)令牌的目標(biāo)時(shí)在硬件中所做的那樣，當(dāng)進(jìn)行求模算術(shù)運(yùn)算時(shí)，從零開始的編號(hào) 是有用的。物理8-元組保存可以是操縱器或1/0器件12的處理器12所操縱的數(shù)據(jù)。任 一種類型的器件都可以寫入與之相鄰的四條線性總線的任何一條中。物理元組被限制成通 過接收帶有標(biāo)記-x，+x, -y，+y的虛擬單元上的寫地址寫入帶標(biāo)記總線中。因此，存在與元 組的每個(gè)物理單元相對(duì)應(yīng)的四個(gè)虛擬存儲(chǔ)單元，給出總共32個(gè)虛擬單元
<formula>formula see original document page 8</formula>并且，這些元件從零開始編號(hào)，因此，u_x是虛擬32-元組的第零元件，而n+y是 第三十一元件。在本實(shí)施例中，這些單元的地址用地址的五個(gè)最低有效位表示，而處理器 的地址用較高有效位表示。單元u_x被標(biāo)記成零(00000)，而其余單元按升序從1標(biāo)記到 31(00001到11111)。因此，每個(gè)處理器的每個(gè)虛擬存儲(chǔ)單元擁有它自己的地址，并且可以 作為來自總線上的另一個(gè)處理器或來自相同處理器內(nèi)部的數(shù)據(jù)的目標(biāo)。每個(gè)處理器被布置成執(zhí)行如下指令u X v+w — r ‘write (r' , r)jump (r' , 1, z, g, n)第一行指令是超廣義實(shí)數(shù)(transreal)相乘和相加。因此，處理器包括乘法器50 和加法器52，乘法器50被布置成進(jìn)行u和v單元中的數(shù)字的相乘，而加法器52被布置成將 作為處理器中的臨時(shí)變量保存的乘法器的輸出與w單元中的數(shù)字相加。這一行可以計(jì)算相 加、相減和相乘的任何組合。相除可以通過使用許多指令以構(gòu)造倒數(shù)并將其展開(multiply it out)來實(shí)現(xiàn)。類似地，數(shù)學(xué)函數(shù)和一般計(jì)算可以用許多指令實(shí)現(xiàn)。第二行指令將數(shù)據(jù)令牌放在適當(dāng)線性總線上，以便將結(jié)果r'寫入一個(gè)或兩個(gè)元 組中的一個(gè)或兩個(gè)存儲(chǔ)單元中。如果地址r被寫入r_x虛擬寄存器中，那么，將r'寫入_x 總線中，對(duì)應(yīng)地，r+x、r_y、r+y上r的接收使r'被寫入+x、_y、+y總線中。這是通過接收來 自加法器52的輸出并將其放入數(shù)據(jù)令牌中的路由器53實(shí)現(xiàn)的。路由器53還從ri虛擬單 元中取出地址r并將它放入數(shù)據(jù)令牌的地址字段中，然后將數(shù)據(jù)令牌放到適當(dāng)總線上。類 似地處理1、z、g、n物理存儲(chǔ)單元。但是，u、v、w物理單元是用于計(jì)算的數(shù)據(jù)，并且不隨它 們到達(dá)的虛擬存儲(chǔ)單元而改變它們的行為。但是，應(yīng)該像u_x、v_x、w_x那樣尋址它們，以保持 其它虛擬地址空閑，供將來使用。跳轉(zhuǎn)指令將控制令牌放在總線上。將來自加法器52的結(jié)果r'輸入四個(gè)選擇器 55、57、59、61中，如果r'小于零，其中的第一個(gè)作出響應(yīng)，如果r‘等于零，其中的第二個(gè) 作出響應(yīng)，如果r'大于零，其中的第三個(gè)作出響應(yīng)，而如果r'是零度數(shù)，其中的第四個(gè)作 出響應(yīng)。觸發(fā)的選擇器觸發(fā)相應(yīng)路由器54、56、58、60的操作，觸發(fā)的路由器從1” Zi、gi或 n,虛擬單元中取出地址，將其作為地址放入控制令牌中，并且將令牌放在適當(dāng)總線上。該寫入將其令牌放在總線上先于該跳轉(zhuǎn)將其令牌放在總線上。因此，當(dāng)將數(shù)據(jù)和 控制傳遞給相同元組時(shí)，數(shù)據(jù)令牌先于控制令牌到達(dá)。對(duì)于這種時(shí)空拓?fù)浣Y(jié)構(gòu)，可以使用實(shí) 現(xiàn)存儲(chǔ)器鎖定算法的指令。在需要將元組與總線鏈接之外，在硬件中無需進(jìn)一步實(shí)現(xiàn)定時(shí) 控制。這種鏈接的精確特性對(duì)于芯片的性能是非常重要的。跳轉(zhuǎn)指令可以停止，繼續(xù)沿著串行線程，或分支成兩個(gè)并行線程。當(dāng)跳轉(zhuǎn)到①處 理器時(shí)，線程停止。由此得出，零度數(shù)處理器決不會(huì)執(zhí)行什么。而且，由于元組結(jié)構(gòu)是無取出 的(沒有讀取)，由此得出，寫入零度數(shù)中是一種無操作，因此，零度數(shù)處理器無需存儲(chǔ)器。 由于零度數(shù)處理器不處理和沒有存儲(chǔ)器，所以無需實(shí)現(xiàn)成元組。零度數(shù)處理器仍然可以在 控制跳轉(zhuǎn)或?qū)懭胫袑ぶ罚谔D(zhuǎn)或?qū)懭氲脑搭^上被實(shí)現(xiàn)成無操作。排除零度數(shù)處理器的一種非常有用的副作用是從超廣義實(shí)數(shù)平面中排除零度數(shù)的直線。這樣就將拓?fù)浣Y(jié)構(gòu)簡(jiǎn)化成恰好是擴(kuò)展成帶有有向無窮遠(yuǎn)線的實(shí)平面。無窮遠(yuǎn)線用 于1/0，讓所有處理器留在實(shí)平面中。該跳轉(zhuǎn)按如下執(zhí)行如果r' < 0，跳轉(zhuǎn)到(1)；如果r' = 0，跳轉(zhuǎn)到(z)；如果r' > 0，跳轉(zhuǎn)到(g)；如果r'=①，跳轉(zhuǎn)到(n)。處理器通過將控制令牌放在適當(dāng)線性總線上以便它將被傳送到l、z、g、n = 士(a” a2)中的ai和a2地址而實(shí)現(xiàn)跳轉(zhuǎn)。處理器具有接受來自總線的令牌的緩沖器。當(dāng)處理器計(jì)算時(shí)，它將緩沖器復(fù)制到 內(nèi)部寄存器，并對(duì)內(nèi)部寄存器進(jìn)行操作?？偩€上令牌的管理如上所述，每個(gè)處理器具有五個(gè)地址位的地址P，保留五個(gè)地址位是為了指示處理 器內(nèi)部的32個(gè)地址。當(dāng)數(shù)據(jù)幀到達(dá)處理器時(shí)，對(duì)它進(jìn)行檢查。首先，如果P與i匹配，并且 設(shè)置了 ^和設(shè)置了 d，那么，將數(shù)據(jù)字段從總線寫入處理器中，并清除ai，以指示對(duì)于這個(gè)地 址，不再需要那種傳送。然后，第二，如果P與f匹配和清除了 ^，并且設(shè)置了 a2和設(shè)置了 d，那么，將數(shù)據(jù)字段從總線寫入處理器中，并清除a2和清除d，以指示任何地方都不再需要 那種傳送。第三，如果P與i匹配，并且設(shè)置了 &1和設(shè)置了 c，那么，啟動(dòng)處理器執(zhí)行的單循 環(huán)，并清除&1，以指示對(duì)于這個(gè)地址，不再需要那種傳送。然后，第四，如果P與f匹配和清 除了 ，并且設(shè)置了 a2和設(shè)置了 c，那么，啟動(dòng)處理器執(zhí)行的單循環(huán)，并清除a2和清除c，以 指示任何地方都不再需要那種傳送。注意，即使i和f 兩者啟動(dòng)相同處理器上的執(zhí)行，也只 啟動(dòng)處理器執(zhí)行的一個(gè)循環(huán)。第五，如果P與f匹配和設(shè)置了 ，那么，對(duì)第一地址的傳送 失敗了。這是錯(cuò)誤狀況。不將數(shù)據(jù)寫入處理器中，并且不開始執(zhí)行。由此得出，數(shù)據(jù)幀將沿 著總線到達(dá)它的終點(diǎn)而不在任何地方傳送數(shù)據(jù)。一旦總線上的所有處理器都有機(jī)會(huì)寫入總線上的它們各自數(shù)據(jù)幀中時(shí)，數(shù)據(jù)幀沿 著總線移動(dòng)一個(gè)位置。在優(yōu)選實(shí)現(xiàn)中，這是通過將數(shù)據(jù)幀復(fù)制到臨時(shí)數(shù)據(jù)幀，然后將它復(fù)制 給它的鄰居實(shí)現(xiàn)的。I/O器件的操作如果總線終點(diǎn)上的數(shù)據(jù)幀具有設(shè)置的c或d個(gè)位之一，那么，通過I/O器件將它寫 到芯片外。如果單個(gè)地址是上地址總線上的⑴或下地址總線上的-⑴，那么，總線幀正確地 以I/O器件為目標(biāo)，并且被芯片外器件當(dāng)作有效數(shù)據(jù)幀來對(duì)待。任何其它地址都指示傳送 錯(cuò)誤，并且由芯片外器件給予適當(dāng)錯(cuò)誤管理。處理器與總線連接的操作元組在它的位置上接受來自總線幀的令牌并將令牌寫入總線幀中。它接受來自總 線幀的令牌先于寫入那個(gè)總線幀中，以便可以再用總線幀。這使總線帶寬得到有效使用，并 意味著，如果芯片的分立鄰居內(nèi)的通信局限于相鄰元組之間的跳轉(zhuǎn)，那么，總線總是作出傳 輸令牌的準(zhǔn)備。通過為到相鄰元組的短寫而保留，比方說，右線性總線和下線性總線以及通 過執(zhí)行到僅在左總線和上總線的區(qū)域中的非相鄰元組的長(zhǎng)寫和跳轉(zhuǎn)，可以使總線的這種準(zhǔn) 備是全局的。長(zhǎng)跳轉(zhuǎn)必須保持在不過度填充總線的密度上。在芯片的區(qū)域中可以在長(zhǎng)/短 布置之間切換，以便允許在芯片上的任何地方迅速通信。
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每個(gè)處理器元組可以不使用總線地內(nèi)部寫入和跳轉(zhuǎn)到自身。在這種情況下，寫入 和/或跳轉(zhuǎn)時(shí)間包含在標(biāo)準(zhǔn)指令時(shí)間內(nèi)，以便處理器寫入令牌不能比它讀取令牌更快?？梢园慈我獯涡?qū)⒘钆茝目偩€推入元組的緩沖器中。這允許處理器/總線通信的 任意多路復(fù)用。但是，如果處理器繁忙，致使不能接受令牌，那么，令牌繼續(xù)在總線上，直到 通過I/O元組將其寫到芯片外。這樣，總線爭(zhēng)用錯(cuò)誤是自我報(bào)告的。注意，總線爭(zhēng)用意味著 編譯器或硬件錯(cuò)誤，并且不應(yīng)該發(fā)生。類似地，如果令牌到達(dá)％，但未傳送到％，那么，令牌 沿著總線傳遞以自動(dòng)報(bào)告它的錯(cuò)誤。這保證了令牌在傳送到之前不會(huì)傳送到a2，并且意 味著a2上的數(shù)據(jù)和控制可以用于檢驗(yàn)到的傳送。利用定時(shí)規(guī)則而獲得正確執(zhí)行是編譯 器的責(zé)任。在編譯時(shí)通過確定總線的局部區(qū)域中的定時(shí)和/或在運(yùn)行時(shí)通過實(shí)現(xiàn)存儲(chǔ)器鎖 定算法可以做到這一點(diǎn)?？偩€功率管理如果清除了控制c和數(shù)據(jù)d標(biāo)記，那么，不復(fù)制總線幀。如果設(shè)置了控制標(biāo)記但清 除了數(shù)據(jù)標(biāo)記，那么，復(fù)制整個(gè)標(biāo)記和控制數(shù)。如果設(shè)置了數(shù)據(jù)標(biāo)記，那么，復(fù)制整個(gè)總線 幀。因此，基本功率用于只移動(dòng)有效數(shù)據(jù)。處理器對(duì)數(shù)據(jù)的管理如果以處理器的Ui存儲(chǔ)單元的任何一個(gè)為目標(biāo)的數(shù)據(jù)幀已經(jīng)設(shè)置了它的d標(biāo)記， 那么，將該幀的數(shù)據(jù)字段寫入乘法器的U存儲(chǔ)單元中。類似地，將以Vi存儲(chǔ)單元的任何一 個(gè)為目標(biāo)的數(shù)據(jù)字段寫入乘法器的v存儲(chǔ)單元中，并將以&存儲(chǔ)單元的任何一個(gè)為目標(biāo)的 數(shù)據(jù)字段寫入加法器的《字段中。類似地，將以^存儲(chǔ)單元的任何一個(gè)為目標(biāo)的數(shù)據(jù)字段 寫入路由器中的數(shù)據(jù)幀的地址字段中，并且，路由器采取附加動(dòng)作。如果數(shù)據(jù)字段以r_x為 目標(biāo)，那么，選擇-X總線用于輸出。類似地，如果數(shù)據(jù)字段以r+x、r_y、r+y為目標(biāo)，那么，選擇 相應(yīng)+X、_Y、+Y總線用于輸出。所有^存儲(chǔ)單元都饋入路由器54中，Zi、gi和叫存儲(chǔ)單元饋入各自路由器56、58、 60中。所有路由器以相同的方式操作。例如，如果以處理器的h存儲(chǔ)單元的任何一個(gè)為目 標(biāo)的數(shù)據(jù)幀已經(jīng)設(shè)置了它的d標(biāo)記，那么，將該幀的數(shù)據(jù)字段寫入路由器的地址字段中。如 果數(shù)據(jù)字段以l-x為目標(biāo)，那么，選擇-X總線用于輸出。類似地，如果數(shù)據(jù)字段以l+x、l_y、l+y 為目標(biāo)，那么，選擇相應(yīng)+X、-Y、+Y總線用于輸出。數(shù)據(jù)幀的標(biāo)記字段被設(shè)置成指示將控制 傳送到第一和第二地址。處理器中的執(zhí)行由以處理器中的任何虛擬存儲(chǔ)單元為目標(biāo)、設(shè)置了 c標(biāo)記的數(shù)據(jù) 幀(即，控制令牌)來啟動(dòng)。放棄與虛擬存儲(chǔ)單元相聯(lián)系的地址位意味著僅僅使用處理器 地址P，但這等于處理器的存儲(chǔ)單元的u_x地址。圖5示出了控制令牌到達(dá)u_x存儲(chǔ)單元觸 發(fā)的執(zhí)行。這種控制令牌的到達(dá)使乘法器將它的u和v存儲(chǔ)單元相乘在一起，并將乘積寫 入將該乘積與w單元中的內(nèi)容相加的加法器中。然后，將所得和寫入數(shù)據(jù)幀的數(shù)據(jù)字段中。 將數(shù)據(jù)幀的標(biāo)記字段設(shè)置成指示數(shù)據(jù)到第一和第二地址的傳送。然后，將數(shù)據(jù)幀寫入所選 輸出總線中，除非地址是零度數(shù)，在那種情況下，不放在總線上。還將來自加法器的所得和 寫入四個(gè)選擇器的每一個(gè)中，視結(jié)果是小于零、等于零、大于零、或等于零度數(shù)而定，確切地 使路由器之一被觸發(fā)。然后，觸發(fā)的路由器將它的數(shù)據(jù)幀寫入所選輸出總線中，除非地址是 零度數(shù)，在那種情況下，不放在總線上。這種寫入是定時(shí)的，以便其發(fā)生在以存儲(chǔ)單元為目 標(biāo)的來自路由器的數(shù)據(jù)的寫入之后。
所有處理器的定時(shí)通過公用時(shí)鐘信號(hào)控制，該公用時(shí)鐘信號(hào)可以與用于控制總線 的那個(gè)相同。處理器被布置成響應(yīng)時(shí)鐘信號(hào)，以便每個(gè)循環(huán)執(zhí)行指令一次，并且，所有處理 器都以相同定時(shí)操作，以便它們的每一個(gè)同時(shí)將數(shù)據(jù)放在總線上。在每個(gè)循環(huán)內(nèi)，將數(shù)據(jù)從 總線寫入處理器中的定時(shí)將取決于遞送給處理器的數(shù)據(jù)處在與該處理器相鄰的總線上的 時(shí)間。由于數(shù)據(jù)可以以比指令執(zhí)行頻率高的頻率沿著總線移動(dòng)，所以將數(shù)據(jù)寫入處理器中 的時(shí)間可以從一個(gè)處理器到下一個(gè)處理器而改變。記號(hào)在優(yōu)選實(shí)施例描述中使用的記號(hào)總結(jié)如下-x 表示從笛卡兒(Cartesian)坐標(biāo)系的原點(diǎn)開始的負(fù)x軸的下標(biāo)；+x 表示從笛卡兒坐標(biāo)系的原點(diǎn)開始的正x軸的下標(biāo)；-y 表示從笛卡兒坐標(biāo)系的原點(diǎn)開始的負(fù)y軸的下標(biāo)；+y 表示從笛卡兒坐標(biāo)系的原點(diǎn)開始的正y軸的下標(biāo)；第一個(gè)出現(xiàn)在形式士(知a2)中的地址；a,總線幀中的標(biāo)記位，表示令牌仍然必須傳送到地址 還是已經(jīng)被傳送；a2 第二個(gè)出現(xiàn)在形式士(al. a2)中的地址；a2 總線幀中的標(biāo)記位，表示令牌仍然必須傳送到地址a2還是已經(jīng)被傳送；c 總線幀中的標(biāo)記位，表示該幀是否包含控制；d 總線幀中的標(biāo)記位，表示該幀是否包含數(shù)據(jù)；f:定點(diǎn)數(shù)中的小數(shù)位；g 物理8-元組的第六單元，是根據(jù)大于零的結(jié)果跳轉(zhuǎn)的地址；i 定點(diǎn)數(shù)中的整數(shù)位，包括涉及符號(hào)、無窮大、和零度數(shù)的位模式；1 物理8-元組的第四單元，是根據(jù)小于零的結(jié)果跳轉(zhuǎn)的地址；n 物理8-元組的第七單元，是根據(jù)零度數(shù)結(jié)果跳轉(zhuǎn)的地址；P 處理器的地址。這是物理8-元組的第零單元u的地址；r,r'這里，r是物理8_元組的第三單元，是指令片段uX v+w — r'的結(jié)果的地 址，結(jié)果保存在臨時(shí)變量r'中；u 物理8-元組的第零單元，是指令片段uXv+w — r'的第一變?cè)?；v 物理8-元組的第一單元，是指令片段uXv+w — r'的第二變?cè)?；w 物理8-元組的第二單元，是指令片段uXv+w — r'的第三變?cè)?；和z 物理8-元組的第五單元，是根據(jù)零結(jié)果跳轉(zhuǎn)的地址。優(yōu)點(diǎn)上面所述的實(shí)施例具有許多優(yōu)點(diǎn) 在芯片的外圍上的每處有I/O和電源，因此，在I/O和電源兩者中存在巨大的1/ 0帶寬和冗余度。但是，冗余電源需要小心管理，以避免無用電荷流動(dòng)和電噪聲。不過，這種 帶寬和冗余度提供了 一定程度的未來保證。 管理在外圍中每處的I/O的策略意味著，如果未捕獲到令牌，那么，通過將令牌 寫入可以編程成對(duì)未捕獲令牌進(jìn)行測(cè)試的輸出器件，自身自動(dòng)報(bào)告這個(gè)錯(cuò)誤。 處理器指令可以推廣到長(zhǎng)度為2的任何次冪的元組，從而允許實(shí)現(xiàn)任意復(fù)雜的 指令集。這提供了一定程度的未來保證。
存在可以用于限制處理器以不同方式執(zhí)行的六位冗余度(與物理地址u、v、w的 虛擬形式相聯(lián)系)。并且，通過允許只對(duì)處理器結(jié)構(gòu)和編譯器作模塊化改變的某種靈活性提 供了一些未來保證。在上面所述的實(shí)施例中，用位串表示超廣義數(shù)。嚴(yán)格的超廣義實(shí)數(shù)，即，士⑴或① 使用整個(gè)位串，但實(shí)數(shù)像i.f那樣用兩個(gè)部分表示，其中i是該數(shù)字的整數(shù)部分，而f 是小 數(shù)部分。尋址方案允許尋址零個(gè)、一個(gè)或兩個(gè)目 標(biāo)。如果地址是零度數(shù)①，那么，不將數(shù)據(jù) 幀放在總線上，因此，不尋址目標(biāo)。如果地址是帶符號(hào)無窮大士⑴之一，那么，尋址一個(gè)1/ o器件。如果地址是實(shí)數(shù)，那么，將i解釋成第一地址，而將f 解釋成第二地址。一般說來， i和f以不同處理器中的存儲(chǔ)單元為目標(biāo)，以便尋址兩個(gè)目標(biāo)，但它們也可以尋址單個(gè)處理 器中的相同或不同存儲(chǔ)單元，以便尋址一個(gè)處理器或一個(gè)存儲(chǔ)單元。因此，可以不尋址目 標(biāo)，尋址一個(gè)I/O器件，尋址一個(gè)處理器內(nèi)的一個(gè)或兩個(gè)存儲(chǔ)單元，或?qū)ぶ穬蓚€(gè)不同處理器 中的兩個(gè)存儲(chǔ)單元。這完全令人滿意，但困難在于，i攜帶符號(hào)位，而f沒有符號(hào)位。因此， 存在所有正地址和負(fù)第一地址的自然表示，但不存在負(fù)第二地址的自然表示。負(fù)地址沒有自然表示的問題在只使用正地址的任何方案中都得到解決。這種最簡(jiǎn) 單的方案是僅僅使用鋪設(shè)在2D笛卡兒坐標(biāo)系統(tǒng)中的第一象限，即，顯示在圖1中的坐標(biāo)系 部分中的線或網(wǎng)格，但這限制了如何將芯片連接在一起。在這種情況下，只能沿著正軸，而 不能沿著負(fù)軸添加芯片。這限制了機(jī)器可以利用的空間的貼片。因此，參照?qǐng)D6，在本發(fā)明的第二實(shí)施例中，使用了另一種解決方案。這里提出的解 決方案是用連續(xù)自然數(shù)編號(hào)每條總線，該連續(xù)自然數(shù)從與處在芯片邊緣的編號(hào)為-⑴的輸 入器件相鄰的處理器的u_x存儲(chǔ)單元上的零，到與處在芯片邊緣的編號(hào)為+⑴的輸出處理器 相鄰的n+y存儲(chǔ)單元上的某正數(shù)n。這樣，每個(gè)存儲(chǔ)單元在每條總線上一般具有不同地址， 但這些地址以簡(jiǎn)單方式彼此相關(guān)。此外，這些地址可以以位于任意多個(gè)芯片之外的處理器 中的存儲(chǔ)單元為目標(biāo)，并且，最重要的是，在超廣義算術(shù)中以自然方式執(zhí)行所有地址計(jì)算。每條總線具有在編號(hào)為-⑴的輸入器件上的入口點(diǎn)和在編號(hào)為+⑴的輸出器件上 的出口點(diǎn)。如圖6所示，處理器內(nèi)的中間存儲(chǔ)單元按從零到某正數(shù)n的順序編號(hào)。這樣，單 個(gè)存儲(chǔ)單元在每條總線上一般具有不同地址。為了將存儲(chǔ)單元在總線上的實(shí)地址c轉(zhuǎn)換成它在相反總線上的地址c'，執(zhí)行如 下簡(jiǎn)單算法n-c —c'。這種運(yùn)算是冪等的，因此，n-c' — c。嚴(yán)格的超廣義實(shí)數(shù)地址與原來一樣是正確的。它們無需通過任何其它手段轉(zhuǎn)換， 以映射成相反總線上的地址。如果實(shí)地址c>n，那么，目標(biāo)存儲(chǔ)單元在不同芯片上。遞送 給它的令牌將沿著當(dāng)前芯片上的總線到達(dá)編號(hào)為+⑴的輸出器件。然后，輸出器件被布置 成使地址減小當(dāng)前芯片的寬度n+1，并輸出令牌，以便可以將它放在下一個(gè)芯片上。在下一 個(gè)芯片上，地址現(xiàn)在將具有與那個(gè)芯片上的地址相對(duì)應(yīng)的足夠低的數(shù)字，在那種情況下，將 在那里傳送令牌，或者，地址對(duì)于那個(gè)芯片的地址來說仍然太大，在那種情況下，跨過那下 一個(gè)芯片將令牌發(fā)送到地址將被再次減小的那下一個(gè)芯片的輸出器件，并且將令牌放在更 進(jìn)一步相鄰芯片上。這個(gè)過程可以重復(fù)任何次數(shù)，直到將令牌傳送給適當(dāng)芯片上的處理器。應(yīng)該懂得，在這種布置中，每個(gè)芯片具有用于它所有處理器的地址，并且，對(duì)于相同芯片，相 應(yīng)處理器的地址可以是相同的。但是，令牌攜帶的目標(biāo)地址可以較大，并且，實(shí)際上是‘相 關(guān)’地址，通過它與令牌的當(dāng)前位置相關(guān)的位置標(biāo)識(shí)目標(biāo)處理器。在本系統(tǒng)中，每個(gè)芯片具有編號(hào)為士⑴的它自己的I/O器件。這意味著存在到 士⑴的許多路徑。不使用負(fù)實(shí)數(shù)編號(hào)地址。因此，這樣的地址可用于編碼可能取決于具體 系統(tǒng)的特定設(shè)計(jì)的其它東西。這樣的地址將是它們相應(yīng)正地址的二進(jìn)制補(bǔ)碼。如果芯片存在瑕疵或非正方形幾何形狀，那么，在不同芯片的總線上可能存在不 同數(shù)量的有效處理器，因此，每個(gè)芯片負(fù)責(zé)執(zhí)行它自己的減小。這種減小可以委托給芯片外 器件。如果芯片是垂直堆疊的，那么，芯片外器件可以非常迅速地將信號(hào)路由到它的目標(biāo)芯 片。這樣的捷徑將影響編譯器可能利用的定時(shí)規(guī)則。
權(quán)利要求
一種處理裝置，包含每一個(gè)布置成執(zhí)行指令的多個(gè)處理器、和布置成在所述處理器之間傳送數(shù)據(jù)和控制令牌的總線，其中，每個(gè)處理器被布置成，如果它經(jīng)由所述總線接收到控制令牌，就執(zhí)行指令，并且，一旦執(zhí)行了指令，就對(duì)數(shù)據(jù)進(jìn)行操作以產(chǎn)生結(jié)果，來標(biāo)識(shí)將是數(shù)據(jù)目標(biāo)處理器的任何處理器，并將輸出數(shù)據(jù)發(fā)送給任何標(biāo)識(shí)數(shù)據(jù)目標(biāo)處理器，以標(biāo)識(shí)將是控制目標(biāo)處理器的任何處理器，并將控制令牌發(fā)送給任何標(biāo)識(shí)控制目標(biāo)處理器。
2.按照權(quán)利要求1所述的處理裝置，其中，每個(gè)處理器被布置成將輸出數(shù)據(jù)與任何數(shù) 據(jù)目標(biāo)處理器的地址一起寫入總線中。
3.按照權(quán)利要求1或權(quán)利要求2所述的處理裝置，其中，所述處理器可以標(biāo)識(shí)可以對(duì)其 并行發(fā)送輸出數(shù)據(jù)的多個(gè)數(shù)據(jù)目標(biāo)處理器。
4.按照前面任何一項(xiàng)權(quán)利要求所述的處理裝置，其中，所述總線被布置成將輸出數(shù)據(jù) 發(fā)送到標(biāo)識(shí)數(shù)據(jù)目標(biāo)處理器，以便可以將其寫入所述數(shù)據(jù)目標(biāo)處理器中。
5.按照前面任何一項(xiàng)權(quán)利要求所述的處理裝置，其中，每個(gè)處理器可以布置成通過將 控制令牌與該控制令牌將要被發(fā)送到的控制目標(biāo)處理器的地址一起寫入總線來發(fā)送控制 令牌。
6.按照前面任何一項(xiàng)權(quán)利要求所述的處理裝置，其中，每個(gè)處理器一旦執(zhí)行了指令，就 可以標(biāo)識(shí)可以對(duì)其并行發(fā)送控制令牌的多個(gè)控制目標(biāo)處理器。
7.按照前面任何一項(xiàng)權(quán)利要求所述的處理裝置，其中，每個(gè)處理器被布置成，當(dāng)將輸出 數(shù)據(jù)和控制令牌發(fā)送給任何標(biāo)識(shí)目標(biāo)處理器時(shí)，放棄對(duì)其控制令牌的擁有權(quán)，以便在它接 收到另一個(gè)控制令牌之前不再執(zhí)行該指令。
8.按照前面任何一項(xiàng)權(quán)利要求所述的處理裝置，其中，每個(gè)處理器被布置成執(zhí)行相同 指令。
9.按照前面任何一項(xiàng)權(quán)利要求所述的處理裝置，其中，每個(gè)處理器被布置成只執(zhí)行一 條指令。
10.按照前面任何一項(xiàng)權(quán)利要求所述的處理裝置，其中，指令是相乘-相加的形式 aXb+c 一 r ‘ 0
11.按照前面任何一項(xiàng)權(quán)利要求所述的處理裝置，其中，每個(gè)處理器被布置成根據(jù)結(jié)果 選擇目標(biāo)處理器。
12.按照權(quán)利要求11所述的處理裝置，其中，每個(gè)處理器被布置成確定結(jié)果是小于零、 零、大于零還是零度數(shù)，并且據(jù)此選擇目標(biāo)處理器。
13.按照前面任何一項(xiàng)權(quán)利要求所述的處理裝置，其中，每個(gè)處理器包含可以存儲(chǔ)指令 的輸入的多個(gè)存儲(chǔ)單元。
14.按照前面任何一項(xiàng)權(quán)利要求所述的處理裝置，其中，每個(gè)處理器包含可以存儲(chǔ)目標(biāo) 處理器的地址的多個(gè)存儲(chǔ)單元。
15.按照前面任何一項(xiàng)權(quán)利要求所述的處理裝置，其中，每個(gè)處理器包含可以存儲(chǔ)操作 結(jié)果的多個(gè)存儲(chǔ)單元。
16.按照前面任何一項(xiàng)權(quán)利要求所述的處理裝置，其中，一旦通電，將每個(gè)處理器中的 所有存儲(chǔ)器設(shè)置成固定值。
17.按照前面任何一項(xiàng)權(quán)利要求所述的處理裝置，包含每一個(gè)包含多個(gè)處理器的多個(gè) 芯片，每個(gè)芯片具有多個(gè)輸出器件，從該輸出器件可以將令牌傳送給另一個(gè)芯片，其中，每個(gè)芯片上的每個(gè)處理器具有與之相聯(lián)系的地址，所述地址在一定范圍內(nèi)，所述裝置被布置 成，一旦所述輸出器件接收到具有在所述范圍之外的目標(biāo)地址的令牌，通過與芯片的寬度 相對(duì)應(yīng)的數(shù)量對(duì)目標(biāo)地址進(jìn)行修改，并且將令牌傳送給所述其它芯片。
18.按照權(quán)利要求17所述的處理裝置，其中，所述輸出器件被布置成執(zhí)行所述修改。
19.按照權(quán)利要求17所述的處理裝置，其中，進(jìn)一步的芯片外器件被布置成執(zhí)行所述 修改。
全文摘要
一種處理裝置包含每一個(gè)布置成執(zhí)行指令的多個(gè)處理器(12)、和布置成在所述處理器之間傳送數(shù)據(jù)和控制令牌的總線(20)。每個(gè)處理器(12)被布置成，如果它經(jīng)由所述總線接收到控制令牌，就執(zhí)行指令，并且，一旦執(zhí)行了指令，就對(duì)數(shù)據(jù)執(zhí)行操作以標(biāo)識(shí)將是數(shù)據(jù)目標(biāo)處理器的任何處理器(12)，并將輸出數(shù)據(jù)發(fā)送給任何標(biāo)識(shí)數(shù)據(jù)目標(biāo)處理器，以標(biāo)識(shí)將是控制目標(biāo)處理器的任何處理器，并將控制令牌發(fā)送給任何標(biāo)識(shí)控制目標(biāo)處理器。
文檔編號(hào)G06F15/82GK101802810SQ200880101550
公開日2010年8月11日 申請(qǐng)日期2008年5月30日 優(yōu)先權(quán)日2007年5月31日
發(fā)明者詹姆斯·A·D·W·安德森 申請(qǐng)人:雷丁大學(xué)