專利名稱：：用于時(shí)鐘周期竊取的方法及裝置的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明系關(guān)于集成電路，而尤系關(guān)于用來(lái)產(chǎn)生時(shí)鐘信號(hào)之時(shí)鐘電路。
背景技術(shù)：
：復(fù)雜的集成電路(譬如微處理器)常常需要使用不同、獨(dú)立的時(shí)鐘信號(hào)操作不同的部分。各該等不同的部分稱之時(shí)鐘域(clockdomain)。例如，微處理器可以具有各使用分離和獨(dú)立時(shí)鐘而操作之第一處理器核心、第二處理器核心、和總線接口單元。這些時(shí)鐘可以操作于不同的頻率，并且可以常常操作于可以依照特定需要改變之頻率。例如，正在執(zhí)行處理器密集任務(wù)之第一處理器核心之時(shí)鐘信號(hào)，可以較正在執(zhí)行較不密集任務(wù)之第二處理器核心之時(shí)鐘信號(hào)，操作于較高的頻率。這些時(shí)鐘信號(hào)之頻率當(dāng)需要時(shí)可以依于待執(zhí)行的任務(wù)以及其它的考慮因素(譬如電力消耗和/或熱輸出)而上升和下降。執(zhí)行多時(shí)鐘信號(hào)之最簡(jiǎn)單的方法系提供多個(gè)振蕩器。用于集成電路之更普遍的解決方法系提供單一振蕩器或其它類型之時(shí)鐘訊產(chǎn)生電路以產(chǎn)生參考時(shí)鐘，然后將該參考時(shí)鐘提供至多個(gè)鎖相環(huán)(phase-l0Ckedl00p，PLL)。各不同的PLL能夠提供彼此獨(dú)立的時(shí)鐘輸出信號(hào)。再者，PLL能夠用以制造他們的各自的輸出時(shí)鐘之頻率是可調(diào)整的。雖然PLL是模擬電路，但是他們能夠執(zhí)行于除此之外的主要由數(shù)字電路組成之集成電路晶粒。
發(fā)明內(nèi)容本發(fā)明揭示一種用來(lái)產(chǎn)生多個(gè)時(shí)鐘信號(hào)的方法。于一個(gè)實(shí)施例中，該方法包含使用鎖相環(huán)(PLL)產(chǎn)生參考時(shí)鐘信號(hào)。然后提供該參考時(shí)鐘信號(hào)至各多個(gè)時(shí)鐘分頻器單元，該分頻器單元各除該接收之參考時(shí)鐘信號(hào)，以產(chǎn)生對(duì)應(yīng)分頻后的時(shí)鐘信號(hào)。該方法然后去除一個(gè)或多個(gè)時(shí)鐘周期(每一給定數(shù)目的周期)以便根據(jù)頻率和從該對(duì)應(yīng)接收分頻后之時(shí)鐘信號(hào)去除之?dāng)?shù)個(gè)周期產(chǎn)生各具有有效頻率之多個(gè)域時(shí)鐘信號(hào)(domainclocksignal)0本發(fā)明亦揭示一種用來(lái)產(chǎn)生多個(gè)時(shí)鐘信號(hào)的裝置。于一個(gè)實(shí)施例中，該裝置包含用以產(chǎn)生參考時(shí)鐘信號(hào)之PLL。該裝置包含用以產(chǎn)生參考時(shí)鐘信號(hào)之鎖相環(huán)(PLL)。多個(gè)時(shí)鐘分頻器單元各被耦接以接收來(lái)自該P(yáng)LL之參考時(shí)鐘信號(hào)，并被用以產(chǎn)生來(lái)自該參考時(shí)鐘信號(hào)之對(duì)應(yīng)分頻后的時(shí)鐘信號(hào)。該裝置復(fù)包含多個(gè)周期竊取單元(cyclestealingimit)。各該周期竊取單元耦接以接收對(duì)應(yīng)分頻后的時(shí)鐘信號(hào)。各周期竊取單元被用以從對(duì)應(yīng)接收之分頻后的時(shí)鐘信號(hào)之每一給定數(shù)目之時(shí)鐘周期去除一個(gè)或多個(gè)時(shí)鐘信號(hào)，以根據(jù)該對(duì)應(yīng)分頻后之時(shí)鐘信號(hào)之頻率和該去除的周期的數(shù)目產(chǎn)生具有有效頻率之域時(shí)鐘信號(hào)。于各種實(shí)施例中，該裝置亦可包含多個(gè)時(shí)鐘合成器，各時(shí)鐘合成器耦接至對(duì)應(yīng)的周期竊取單元。各時(shí)鐘合成器用以根據(jù)由該對(duì)應(yīng)的周期竊取單元去除之時(shí)鐘周期而合成時(shí)鐘信號(hào)。各時(shí)鐘合成器可根據(jù)從對(duì)應(yīng)分頻后的時(shí)鐘信號(hào)之各許多不同的相位(Phase)去除的周期而合成其各自的域時(shí)鐘信號(hào)。于此等實(shí)施例中，使用之PLL可以輸出多個(gè)相位(例如，0°、90°、180°、和270°)之參考時(shí)鐘信號(hào)。亦于此處揭示具有多個(gè)時(shí)鐘域之集成電路，其中各時(shí)鐘域用以接收不同的時(shí)鐘信號(hào)。這些時(shí)鐘信號(hào)依于性能狀態(tài)和特定的組構(gòu)可以具有彼此不同的頻率?？梢越逵蓪?duì)于各多個(gè)時(shí)鐘周期去除一個(gè)或多個(gè)周期之時(shí)鐘信號(hào)而產(chǎn)生由各時(shí)鐘域接收之時(shí)鐘信號(hào)。此處所揭示的方法和裝置可以允許使用單一鎖相環(huán)產(chǎn)生多個(gè)用于不同的時(shí)鐘域之不同的時(shí)鐘周期。由讀取以上之詳細(xì)說(shuō)明并參考所附圖式，將更清楚了解本發(fā)明之上述和其它態(tài)樣、特征和其它優(yōu)點(diǎn)，其中圖1為顯示具有多時(shí)鐘域和單一鎖相環(huán)(PLL)之處理器的一個(gè)實(shí)施例之方塊圖；圖2為顯示具有竊取周期之時(shí)鐘信號(hào)之時(shí)序圖；圖3為組構(gòu)使用單一PLL和多個(gè)周期竊取單元以產(chǎn)生多時(shí)鐘信號(hào)的裝置之一個(gè)實(shí)施例之方塊圖；圖4為用于周期竊取的電路之一個(gè)實(shí)施例之邏輯圖；圖5為組構(gòu)使用單一PLL和多個(gè)周期竊取單元以產(chǎn)生多時(shí)鐘信號(hào)的裝置之另一個(gè)實(shí)施例之示圖；圖6為使用竊取時(shí)鐘周期合成之時(shí)鐘信號(hào)之時(shí)序圖。雖然本發(fā)明可容易作各種之修飾和替代形式，在此系由圖式中之范例顯示及詳細(xì)說(shuō)明本發(fā)明之特定實(shí)施例。然而，應(yīng)暸解到此處特定實(shí)施例之圖式及詳細(xì)說(shuō)明并不欲用來(lái)限制本發(fā)明為所揭示之特定形式，反之，本發(fā)明將涵蓋所有落于如所附申請(qǐng)專利范圍內(nèi)所界定之本發(fā)明之精神和范圍內(nèi)之修飾、等效和替代內(nèi)容。具體實(shí)施例方式茲翻至圖1，顯示具有多個(gè)時(shí)鐘域和單一鎖相環(huán)(PLL)之處理器的一個(gè)實(shí)施例之方塊圖。于所示實(shí)施例中，處理器10包含第一核心110、第二核心111、和L2快取115。第一核心110是在時(shí)鐘域#1，第二核心111是在時(shí)鐘域#2，而L2快取115是在時(shí)鐘域#3。在其它的時(shí)鐘域內(nèi)可以出現(xiàn)額外的單元。例如，第四時(shí)鐘域可以包含總線接口單元，但北橋可實(shí)作在第五時(shí)鐘域，等等。處理器10亦包含用以產(chǎn)生參考時(shí)鐘信號(hào)之PLL102，該參考時(shí)鐘信號(hào)根據(jù)接收自芯片外振蕩器(off-chiposcillator)或時(shí)鐘產(chǎn)生機(jī)構(gòu)之時(shí)鐘信號(hào)而提供至各時(shí)鐘域。各時(shí)鐘域包含可以改變他們的各自域時(shí)鐘信號(hào)之頻率的額外功能。域特定輸出時(shí)鐘信號(hào)之頻率可以是可變的，并且于處理器10之操作過(guò)程中于不同的時(shí)間彼此頻率可以不同。例如，若處理器10正經(jīng)歷減少工作負(fù)載，則域時(shí)鐘信號(hào)之一個(gè)或二個(gè)頻率可以減少，以及他們的各自頻率可以彼此不同。反之，若工作負(fù)載增加，則域時(shí)鐘信號(hào)之一個(gè)或二個(gè)頻率可以增加，并且于此情況彼此頻率亦可以不同。為了產(chǎn)生域時(shí)鐘信號(hào)，各時(shí)鐘域可以包含至少用以利用已知為“周期竊取”技術(shù)之單元。圖2為顯示具有去除(竊取)周期之時(shí)鐘信號(hào)相對(duì)于不具有去除周期之時(shí)鐘信號(hào)之時(shí)序圖。在不具有去除周期之時(shí)鐘域中，總共顯示七個(gè)時(shí)鐘周期。這些時(shí)鐘信號(hào)之其中一者在具有去除周期之時(shí)鐘信號(hào)中被顯示為去除，該去除的周期用虛線表示。因此，具有去除周期之時(shí)鐘信號(hào)僅有6個(gè)周期，與不具有去除周期之時(shí)鐘信號(hào)于相同的時(shí)間量。如此一來(lái)，具有去除周期之時(shí)鐘信號(hào)之有效頻率為不具有去除周期之時(shí)鐘信號(hào)之有效頻率的6/7。于此特定實(shí)例中，以維持50%工作周期(dutycycle)之方式去除周期。一般而言，具有竊取周期之時(shí)鐘信號(hào)的有效頻率可以藉由在預(yù)定期間內(nèi)去除給定數(shù)目的周期而設(shè)定。舉例而言，能夠藉由在20個(gè)周期之期間(或預(yù)定數(shù))內(nèi)去除5個(gè)周期而達(dá)成75%之接收時(shí)鐘信號(hào)之頻率。于是，若尚未去除周期之時(shí)鐘信號(hào)之頻率為2.OGHz,則每20個(gè)周期去除5個(gè)周期之時(shí)鐘信號(hào)之頻率為1.5GHz。于去除時(shí)鐘信號(hào)中，判定哪些周期要被去除那是很重要的。例如，若每20個(gè)周期去除5個(gè)周期，則去除之時(shí)鐘信號(hào)以稍微平均之方式分配于整個(gè)20個(gè)周期中那是很重要的。若5個(gè)周期是在該20個(gè)時(shí)鐘周期之開(kāi)始或結(jié)束處全被去除，則也許發(fā)生譬如在功率網(wǎng)絡(luò)(powergrid)上的振蕩之不希望之效應(yīng)。因此，于此實(shí)例中，希望去除每第4個(gè)時(shí)鐘周期，由此平均地分配該去除的時(shí)鐘信號(hào)。可以根據(jù)待被去除的周期之?dāng)?shù)目、周期之總數(shù)、和去除周期之可能影響，而判定對(duì)于各實(shí)例待被去除之特定周期。各時(shí)鐘域亦可包含用來(lái)與周期竊取單元結(jié)合之分頻器。因此，所接收之參考時(shí)鐘信號(hào)可被除而產(chǎn)生分頻后之時(shí)鐘信號(hào)，接著的是從分頻后之時(shí)鐘信號(hào)去除0或更多個(gè)周期，以產(chǎn)生域時(shí)鐘信號(hào)。下列第1表說(shuō)明如何能使用用以去除η/22周期之分頻器和周期竊取單元來(lái)改變域時(shí)鐘信號(hào)之頻率。時(shí)鐘分頻器去除的周期有效的頻率~0/222.2GHz~1/222.IGHz~12/222.OGHz~3221.9GHz~4221.8GHz~b/221.7GHz~&/221.6GHz~7221.5GHz~8221.4GHz~9221.3GHz~10/221.2GHz~~20/221.IGHz<table>tableseeoriginaldocumentpage7</column></row><table>第1表于第1表之實(shí)例中，時(shí)鐘分頻器能用1(亦即，實(shí)質(zhì)上不除時(shí)鐘信號(hào))、2、或4來(lái)除時(shí)鐘信號(hào)。當(dāng)接收之(亦即，參考)時(shí)鐘信號(hào)被1除時(shí)，每22個(gè)周期高達(dá)10個(gè)周期被去除，于是在最大2.2GHz(當(dāng)0/22周期被去除時(shí))至1.2GHz之間任何位置改變有效頻率。因?yàn)槟軌蚪逵?除2.2GHz時(shí)鐘信號(hào)而容易達(dá)成1.IGHz之頻率，因此不需要代之去除11/22時(shí)鐘周期。于用2除接收之時(shí)鐘信號(hào)后，時(shí)鐘周期能以增量2(例如，0、2、4等)之方式在1.IGHz至600MHz之間每IOOMHz增量之任何位置改變有效的頻率。用4除后，能以4之增量去除時(shí)鐘信號(hào)，以便改變?cè)?00MHz至300MHz之間每IOOMHz增量之任何位置改變有效的頻率。亦應(yīng)注意的是，有可能并考慮到時(shí)鐘信號(hào)可以由非整數(shù)值除(例如，由1.5除)之實(shí)施例。圖3為組構(gòu)使用單一PLL和多個(gè)周期竊取單元以產(chǎn)生多時(shí)鐘信號(hào)的裝置之一個(gè)實(shí)施例之方塊圖。于該實(shí)施例顯示，時(shí)鐘產(chǎn)生裝置200包含PLL102，PLL102耦接以提供參考時(shí)鐘信號(hào)至各多個(gè)分頻器404。各分頻器404用以產(chǎn)生分頻后之時(shí)鐘信號(hào)。應(yīng)該注意的是，依照上述之討論和用于此揭示之目的，分頻后之時(shí)鐘信號(hào)包含一個(gè)其中參考時(shí)鐘被1除之時(shí)鐘信號(hào)。不具有分頻器之實(shí)施例亦為可能并予仔細(xì)考慮，尤其是其中域時(shí)鐘信號(hào)改變而使得最低頻率大于所接收參考時(shí)鐘信號(hào)之一半的頻率。然而，使用分頻器之實(shí)施例提供較大范圍之域時(shí)鐘信號(hào)。各分頻器404具有耦接至對(duì)應(yīng)的周期竊取單元408之輸入之輸出。各周期竊取單元408被用以從其對(duì)應(yīng)之接收之分頻后的時(shí)鐘信號(hào)去除0或更多周期，該分頻后之時(shí)鐘信號(hào)用于在給定期間內(nèi)發(fā)生之各預(yù)定數(shù)目的周期。一般而言，各周期竊取單元被用以對(duì)于其對(duì)應(yīng)之分頻后之時(shí)鐘信號(hào)去除n/m周期，其中η是去除之時(shí)鐘周期之?dāng)?shù)目，而m是發(fā)生于給定期間(例如，η=5和m=20)時(shí)鐘周期之總數(shù)。周期竊取單元之簡(jiǎn)單說(shuō)明顯示于圖4中。于所示實(shí)施例中，周期竊取單元300包含鎖存器302和及柵(ANDgate)304。時(shí)鐘信號(hào)(例如，分頻后之時(shí)鐘信號(hào))提供至鎖存器302和及柵304。鎖存器302耦接以接收控制信號(hào)。當(dāng)控制信號(hào)是在第一狀態(tài)時(shí)，鎖存器302允許時(shí)鐘信號(hào)通過(guò)，而于第二狀態(tài)，禁止時(shí)鐘信號(hào)通過(guò)。當(dāng)控制信號(hào)是在第一狀態(tài)時(shí)，時(shí)鐘信號(hào)通過(guò)周期竊取單元300而沒(méi)有周期被竊取。為了竊取周期，控制信號(hào)被設(shè)置在第二狀態(tài)，其禁止時(shí)鐘信號(hào)通過(guò)鎖存器302。控制信號(hào)可以保持在第二狀態(tài)持續(xù)一段時(shí)間至少充分確保時(shí)鐘信號(hào)之正部分不通過(guò)，而因此及柵304之輸出保持低。亦可執(zhí)行周期竊取單元之更復(fù)雜變化。此等實(shí)施例可允許時(shí)鐘信號(hào)實(shí)質(zhì)上延長(zhǎng)，由此維持50%之工作周期用于輸出自周期竊取單元之域時(shí)鐘信號(hào)。返回至圖3，時(shí)鐘產(chǎn)生裝置200包含多個(gè)控制單元410，各控制單元410關(guān)聯(lián)于分頻器404和其對(duì)應(yīng)的周期竊取單元408。各控制單元410用以產(chǎn)生控制信號(hào)，該控制信號(hào)提供至其對(duì)應(yīng)之分頻器404，以便設(shè)定該除率(divideratio)。此外，各控制單元亦用以產(chǎn)生控制信號(hào)，該控制信號(hào)提供至其對(duì)應(yīng)周期竊取單元，以便判定那些時(shí)鐘周期將從分頻后之時(shí)鐘信號(hào)去除。于是，使用分頻器與周期竊取單元之結(jié)合，對(duì)于各域時(shí)鐘信號(hào)之頻率能夠改變于較寬范圍。再者，時(shí)鐘產(chǎn)生裝置200允許產(chǎn)生多時(shí)鐘信號(hào)于僅使用單一PLL之芯片上，以替代提供分離之PLL用于各時(shí)鐘域。圖5為組構(gòu)使用單一PLL和多個(gè)周期竊取單元以產(chǎn)生多時(shí)鐘信號(hào)的裝置之另一個(gè)實(shí)施例之示圖。于此特定實(shí)施例中周期竊取單元包含時(shí)鐘合成器，其中域時(shí)鐘信號(hào)由除該參考時(shí)鐘信號(hào)并去除0或時(shí)鐘周期而合成。為了簡(jiǎn)化之目的，此處僅顯示單一實(shí)例之分頻器、控制單元、和包含時(shí)鐘合成器的周期竊取單元。然而，應(yīng)該了解到，可以表現(xiàn)多實(shí)例之這些單元，相似于圖3中所示裝置。于所示實(shí)施例中，時(shí)鐘產(chǎn)生裝置500包含用以于多相位偏移中提供參考時(shí)鐘信號(hào)之PLL102。于此特定實(shí)施例中，PLL102提供于相位偏移0°、90°、180°、和270°之參考時(shí)鐘信號(hào)。換言之，提供于此例之PLL102之實(shí)施例實(shí)質(zhì)上提供4個(gè)不同的參考時(shí)鐘信號(hào)，各具有以90°增量偏移之相同頻率。參考時(shí)鐘信號(hào)之多個(gè)相位偏移之每一個(gè)提供至分頻器404，該分頻器404用以由控制單元410設(shè)定的除數(shù)除該多個(gè)相位偏移。于此實(shí)施例中之分頻器404因此提供為輸出分頻后之參考時(shí)鐘信號(hào)(下文中稱為分頻后時(shí)鐘信號(hào))于4個(gè)不同的相位偏移0°、90°、180°和270°。除了接收該分頻后時(shí)鐘信號(hào)之相位偏移外，周期竊取單元408耦接以接收來(lái)自控制單元410之致能信號(hào)(enablesignal)(于此例中，CLK_EN[30])。這些致能信號(hào)透過(guò)他們的個(gè)別D型正反器而被閘控，該等D型正反器各由其中一種相位偏移之分頻后時(shí)鐘信號(hào)而發(fā)出時(shí)鐘?？刂茊卧?10用以提供重復(fù)樣式之致能信號(hào)至周期竊取單元408。由控制單元410產(chǎn)生之特殊樣式系根據(jù)除數(shù)、被竊取的周期的數(shù)目、和域時(shí)鐘信號(hào)之頻率相對(duì)于最大頻率之百分比，該最大頻率是由PLL102輸出之參考時(shí)鐘信號(hào)之頻率。例如具有其為58%之參考時(shí)鐘信號(hào)頻率之頻率之域時(shí)鐘信號(hào)能夠由時(shí)鐘產(chǎn)生裝置用1.5除參考時(shí)鐘信號(hào)、去除每8個(gè)時(shí)鐘周期其中之一個(gè)(對(duì)各相相位偏移)、以及以重復(fù)樣式提供該致能信號(hào)而產(chǎn)生。于所示實(shí)施例中之正反器藉由接收自分頻器404之其中一種相位偏移之分頻后時(shí)鐘信號(hào)而各發(fā)出時(shí)鐘。致能信號(hào)當(dāng)閘控經(jīng)過(guò)于其各自信號(hào)路徑之正反器時(shí)，產(chǎn)生對(duì)應(yīng)之時(shí)鐘致能信號(hào)。如此例子中所示，各耦接以接收來(lái)自控制單元410的致能信號(hào)[3:0]之其中對(duì)應(yīng)一者的第一群之4個(gè)正反器接收具有0°相位偏移之分頻后時(shí)鐘信號(hào)。三個(gè)信號(hào)路徑(用于CLK_EN[3]、CLK_EN[1]、和CLK_ENW])包含接收具有180°相位偏移之時(shí)鐘信號(hào)的正反器。用于CLK_EN[2]之信號(hào)路徑包含正反器，該正反器接收具有270°相位偏移之時(shí)鐘信號(hào)，而用于CLK_EN之信號(hào)路徑包含接收具有90°相位偏移之時(shí)鐘信號(hào)的正反器。用于CLK_EN[1]之信號(hào)路徑亦包含第二正反器，該第二正反器接收具有0°相位偏移之時(shí)鐘信號(hào)。于分頻后時(shí)鐘信號(hào)之各種相位該致能信號(hào)之發(fā)出時(shí)鐘造成4種不同的信號(hào)提供至?xí)r鐘合成器，亦即，CLK_EN_0°、CLK_EN_90°、CLK_EN_180°、和CLK_EN_270°。這些信號(hào)然后根據(jù)分頻后時(shí)鐘信號(hào)之相位重迭閘控經(jīng)過(guò)所示之通道閘門(passgate)。例如，當(dāng)0°和270°之分頻后時(shí)鐘信號(hào)偏移是在他們的各自周期之邏輯高位置時(shí)，CLK_EN_0°閘控經(jīng)過(guò)其各自的通道閘門。同樣情況，當(dāng)0°和90°之分頻后時(shí)鐘信號(hào)偏移是在他們的周期之邏輯高位置時(shí)，CLK_EN_90°閘控經(jīng)過(guò)其各自的通道閘門。如圖5中所示，通道閘門由包括及柵和非及柵(NANDgate)之邏輯間對(duì)所起動(dòng)，該及柵和非及柵各耦接以接收相同的分頻后時(shí)鐘信號(hào)偏移作為輸入信號(hào)(其它的邏輯組構(gòu)為可能并予仔細(xì)考慮)。CLK_EN_0°、CLK_EN_90°、CLK_EN_180°、和CLK_EN_270°信號(hào)被閘控經(jīng)過(guò)至?xí)r鐘合成器之接線或結(jié)構(gòu)(ORstructure)，該時(shí)鐘合成器包含保持器(ke印er)“K”以保持信號(hào)之邏輯值。此結(jié)果于從時(shí)鐘合成器412輸出之合成之域時(shí)鐘輸出信號(hào)中得到。因此，使用致能信號(hào)和分頻后時(shí)鐘信號(hào)之相位偏移之結(jié)合，時(shí)鐘致能信號(hào)(亦即，CLK_EN[3:0])被觸發(fā)并提供至?xí)r鐘合成器412。第2表顯示用于各種希望之域時(shí)鐘頻率之致能信號(hào)樣式之幾個(gè)例子(為參考時(shí)鐘信號(hào)之頻率之函數(shù)，F(xiàn)max)。除數(shù)I周期IFmaX%|重復(fù)EN[3:0]樣式竊取~08100%[1100][1100][1100][1100][1100][1100][1100][1100]~1888%[1100][1100][1100][1100][1100][1100][1100]~1~50867%[1110][1000][1110][1000][1110][1110][1000][1110][1000][1110][1000][1110][1000][1110][1000]~1~51858%[1110][1000][1110][1000][1110][1110][1110][1000][1110][1000][1110][1000][1110]—20850%[1111][1111][1111][1111]~~2ITi38%[1111][1111][1111][1111]~0825%[1111][1111][1111][1111]<table>tableseeoriginaldocumentpage10</column></row><table>第2表圖6為顯示使用圖5中所示裝置之實(shí)施例使用竊取時(shí)鐘周期之合成的域時(shí)鐘信號(hào)之時(shí)序圖。詳言之，圖6之時(shí)序圖顯示圖5中所示實(shí)施例的裝置之操作合成域時(shí)鐘信號(hào)。于起始操作后(EN[3:0]為1110)，次一個(gè)周期(EN[3:0]為0011)產(chǎn)生域時(shí)鐘信號(hào)之第一高部分。當(dāng)DivClkJ)和DivClk_270二者皆為高時(shí)，發(fā)生高部分之第一部位，同時(shí)CLK_EN_0°為高(如于前面周期期間EN[3]之邏輯高值被閘控通過(guò)之結(jié)果)。當(dāng)分頻后時(shí)鐘信號(hào)之0°和270°相位二者皆為高時(shí)，對(duì)應(yīng)之通道閘門允許高值之通行信號(hào)通過(guò)。當(dāng)后時(shí)鐘信號(hào)之0°和90°相位二者皆為高(允許CLK_EN_90°之高值通過(guò))以及當(dāng)分頻后時(shí)鐘信號(hào)之90°和180°相位二者皆為高(允許CLK_EN_180°之高值通過(guò))時(shí)，邏輯高值亦通過(guò)。因?yàn)楫?dāng)分頻后時(shí)鐘信號(hào)之180°和270°相位二者皆為高時(shí)CLK_EN_270°為低，則低值傳播通過(guò)對(duì)應(yīng)之通道間門并因此拉下域時(shí)鐘信號(hào)至低。當(dāng)90°和180°相位二者皆為高(允許在CLK_EN_180°之高值通過(guò))時(shí)，域時(shí)鐘信號(hào)之次一個(gè)高部分發(fā)生，接著是180°和270°相位為高(允許在CLK_EN_270°之高值通過(guò))，接著是270°和0°相位為高。因?yàn)橛诤罄m(xù)時(shí)間期間當(dāng)90°和180°、180°和270°、以及270°相位確立他們的各自及/與非門之輸出時(shí)，CLK_EN_90°、CLK_EN_180°、和CLK_EN_270°全都為低，因此域時(shí)鐘信號(hào)之另一低部分被合成。于所示例子中，藉由用1.5除參考時(shí)鐘信號(hào)然后竊取8個(gè)周期中之一個(gè)，而產(chǎn)生域時(shí)鐘信號(hào)。此情況造成于域時(shí)鐘信號(hào)中具有參考時(shí)鐘信號(hào)之頻率的58%之有效頻率。藉由圖5之控制單元410設(shè)定各EN[3:0]至邏輯0，而產(chǎn)生用于此特定組構(gòu)之去除或“竊取”周期，該設(shè)定各EN[30]至邏輯0將接著造成各CLK_EN_0°、CLK_EN_90°、CLK_EN_180°、禾口CLK_EN_270°落于低值。于設(shè)定時(shí)鐘周期后前面的樣式可重復(fù)其本身。于一些實(shí)施例中，甚至當(dāng)使用上述技術(shù)去除周期時(shí)，也許希望維持于50%之域時(shí)鐘信號(hào)之工作周期。此可藉由控制單元410設(shè)定一個(gè)或多個(gè)致能信號(hào)至邏輯1(正常樣式之外側(cè))以便延長(zhǎng)周期而完成，該延長(zhǎng)周期可有效去除周期。于是，使用多個(gè)實(shí)例的裝置包含時(shí)鐘分頻器、控制單元、和周期竊取單元，連同此處所述方法之實(shí)施例，能夠使用單一PLL產(chǎn)生多域時(shí)鐘信號(hào)。當(dāng)必須依據(jù)處理器之需要時(shí)，各多域時(shí)鐘信號(hào)之頻率可以改變。例如，一個(gè)或多個(gè)域時(shí)鐘信號(hào)之頻率可于低功率狀態(tài)減少，或于較重工作負(fù)載期間增加。雖然本發(fā)明已參考特定實(shí)施例而作了說(shuō)明，但是應(yīng)了解到該等實(shí)施例為例示用而本發(fā)明之范圍不受此等實(shí)施例之限制。對(duì)此說(shuō)明實(shí)施例之任何變化、修飾、附加、和改進(jìn)皆為可能。這些變化、修飾、附加、和改進(jìn)可落于如下列詳細(xì)申請(qǐng)專利范圍內(nèi)之本發(fā)明之范圍內(nèi)。產(chǎn)業(yè)利用件本發(fā)明一般可應(yīng)用于微處理器。權(quán)利要求一種用來(lái)產(chǎn)生多個(gè)時(shí)鐘信號(hào)的方法，該方法包括使用鎖相環(huán)(PLL)產(chǎn)生參考時(shí)鐘信號(hào)；提供該參考時(shí)鐘信號(hào)至多個(gè)時(shí)鐘分頻器單元的每一個(gè)；在該分頻器單元的每一個(gè)中將該參考時(shí)鐘信號(hào)分頻，以便產(chǎn)生對(duì)應(yīng)的多個(gè)分頻后的時(shí)鐘信號(hào)；從每個(gè)該分頻后的時(shí)鐘信號(hào)中去除一個(gè)或多個(gè)時(shí)鐘周期，以便根據(jù)從其對(duì)應(yīng)接收的分頻后的時(shí)鐘信號(hào)中去除的周期的頻率和數(shù)目產(chǎn)生每個(gè)具有有效頻率的多個(gè)域時(shí)鐘信號(hào)。2.如權(quán)利要求1所述的方法，還包括該P(yáng)LL以多個(gè)相位輸出該參考時(shí)鐘信號(hào)。3.如權(quán)利要求2所述的方法，其中，以0°、90°、180°、和270°的相位輸出該參考時(shí)鐘信號(hào)。4.如權(quán)利要求3所述的方法，還包括以該多個(gè)相位的每一個(gè)提供每個(gè)該分頻后的時(shí)鐘信號(hào)至多個(gè)周期竊取單元之中對(duì)應(yīng)的一個(gè)；從該多個(gè)周期竊取單元的每一個(gè)中的該分頻后的時(shí)鐘信號(hào)的該多個(gè)相位的每一個(gè)中去除一個(gè)或多個(gè)周期；以及使用該一個(gè)或多個(gè)去除的周期的每一個(gè)合成每個(gè)該域時(shí)鐘信號(hào)。5.如權(quán)利要求4所述的方法，還包括使用多個(gè)控制信號(hào)選擇從該分頻后的時(shí)鐘信號(hào)的多個(gè)相位的每一個(gè)中去除該一個(gè)或多個(gè)周期之中的哪些周期。6.一種用來(lái)產(chǎn)生多個(gè)時(shí)鐘信號(hào)的裝置，該裝置包括鎖相環(huán)(PLL)，其中，該P(yáng)LL被用以產(chǎn)生參考時(shí)鐘信號(hào)；多個(gè)時(shí)鐘分頻器單元，每個(gè)該時(shí)鐘分頻器單元被耦接以接收來(lái)自該P(yáng)LL的該參考時(shí)鐘信號(hào)，其中，該多個(gè)時(shí)鐘分頻器單元的每一個(gè)被用以產(chǎn)生來(lái)自該參考時(shí)鐘信號(hào)的多個(gè)分頻后的時(shí)鐘信號(hào)的其中之一；以及多個(gè)周期竊取單元，其中，該周期竊取單元的每一個(gè)被耦接以接收來(lái)自多個(gè)時(shí)鐘分頻器單元的其中對(duì)應(yīng)的一個(gè)或多個(gè)分頻后的時(shí)鐘信號(hào)的其中一個(gè)，其中，該多個(gè)時(shí)鐘分頻器單元的每一個(gè)用以從該多個(gè)分頻后的時(shí)鐘信號(hào)的其中一個(gè)中去除一個(gè)或多個(gè)周期，以便根據(jù)從其對(duì)應(yīng)的分頻后的時(shí)鐘信號(hào)中去除的周期的頻率和數(shù)目產(chǎn)生每個(gè)具有有效頻率的多個(gè)域時(shí)鐘信號(hào)之中對(duì)應(yīng)的一個(gè)。7.如權(quán)利要求6所述的裝置，其中，該P(yáng)LL用以以多個(gè)相位輸出該參考時(shí)鐘信號(hào)。8.如權(quán)利要求6或7所述的裝置，其中，該P(yáng)LL用以以0°、90°、180°、和270°的相位輸出該參考時(shí)鐘信號(hào)。9.如上述權(quán)利要求中任一項(xiàng)所述的裝置，其中，每個(gè)該周期竊取單元被耦接以該多個(gè)相位的每一個(gè)的接收該多個(gè)分頻后的時(shí)鐘信號(hào)之中對(duì)應(yīng)的一個(gè)，以及用于從該對(duì)應(yīng)的分頻后的時(shí)鐘信號(hào)的該多個(gè)相位的每一個(gè)中去除一個(gè)或多個(gè)周期，以及其中，該裝置還包含多個(gè)時(shí)鐘合成器，每個(gè)時(shí)鐘合成器耦接至該多個(gè)周期竊取單元之中對(duì)應(yīng)的一個(gè)，其中，每個(gè)該時(shí)鐘合成器用以使用從該對(duì)應(yīng)的分頻后的時(shí)鐘信號(hào)的多個(gè)相位的每一個(gè)中去除的一個(gè)或多個(gè)周期的每一個(gè)，合成該多個(gè)域時(shí)鐘信號(hào)之中對(duì)應(yīng)的一個(gè)。10.如前述權(quán)利要求中任一項(xiàng)所述的裝置，其中，每個(gè)該周期竊取單元被耦接以接收多個(gè)控制信號(hào)，以及其中，每個(gè)該周期竊取單元用以根據(jù)該多個(gè)控制信號(hào)選擇從對(duì)應(yīng)接收的分頻后的時(shí)鐘信號(hào)的該多個(gè)相位的每一個(gè)中去除該一個(gè)或多個(gè)周期之中的哪些周期。全文摘要一種用來(lái)產(chǎn)生多個(gè)時(shí)鐘信號(hào)的方法。該方法包含使用鎖相環(huán)(PLL)產(chǎn)生參考時(shí)鐘信號(hào)。然后提供該時(shí)鐘頻率信號(hào)至各多個(gè)時(shí)鐘分頻器單元，該分頻器單元各除該接收之參考時(shí)鐘信號(hào)，以產(chǎn)生對(duì)應(yīng)之分頻后的時(shí)鐘信號(hào)。然后該方法去除一個(gè)或多個(gè)時(shí)鐘周期(每一給定數(shù)目的周期)以便根據(jù)頻率和從該對(duì)應(yīng)接收分頻后之時(shí)鐘信號(hào)去除之?dāng)?shù)個(gè)周期，產(chǎn)生各具有有效頻率之多個(gè)域時(shí)鐘信號(hào)(domainclocksignal)。文檔編號(hào)G06F1/08GK101821695SQ200880110437公開(kāi)日2010年9月1日申請(qǐng)日期2008年8月30日優(yōu)先權(quán)日2007年8月31日發(fā)明者B·K·C·關(guān),C·D·伊頓,S·M·戈?duì)柕律暾?qǐng)人:格羅方德半導(dǎo)體公司