專利名稱：快速設計電源網(wǎng)絡的方法
技術領域：
本發(fā)明屬于集成電路計算機輔助設計技術領域，涉及快速設計電源網(wǎng)絡的方法， 具體涉及一種快速設計電源網(wǎng)絡的算法。
背景技術：
傳統(tǒng)的數(shù)字后端設計流程中，布局是物理設計的第一步，只有在各個模塊的尺寸 以及相對位置被確定后，電源網(wǎng)絡的布線才能開始。為了滿足所有模塊的靜態(tài)功耗要求， 需要在構(gòu)建電源網(wǎng)絡的時候進行一些物理分析，譬如每個模塊上的電壓降是否控制在一定 的限度內(nèi)，它的電源-地端口 P/G pin(注P/Gpin系指布局中每個模塊與整個電源網(wǎng)絡連 接的電源端口)是否能從電源網(wǎng)絡上獲取到足夠的電流。同時，電源網(wǎng)絡的設計還必須滿 足一些設計規(guī)則，譬如在不同的工藝下，電源條的線寬要小于一定的限度，而且為了防止EM 效應的發(fā)生，它的線寬又不能低于某個臨界值。另外，電源條與電源條之間的距離也就是常 說的線間距在不同的線寬下，要求也是不一樣的。上述電壓降是由于電流經(jīng)過電源網(wǎng)絡上的電阻引起的，隨著工藝的發(fā)展以及市場 的需求，集成電路的功能越來越強大，工作頻率也越來越高，芯片上的電流密度和連線長度 都隨之增加，這帶來了更大的電壓降。據(jù)文獻[1]介紹，5%的電壓降會增加15%的延時，這 無疑會對芯片的關鍵路徑產(chǎn)生很大影響。然而在傳統(tǒng)的設計中，電壓降等問題并不十分突 出，針對電源網(wǎng)絡的設計流程也比較簡單，設計人員憑借經(jīng)驗對電源網(wǎng)絡初步設計，然后再 進行驗證，如果出現(xiàn)問題則在下一次迭代中修復。然而，隨著特征尺寸的減小和IP核的大 量應用，設計的集成度大大提高，芯片的頻率也不斷提高，這無疑增加了設計的功耗密度。 而另一方面，芯片的核心電壓卻在不斷降低，即電源的抗干擾能力不斷減弱。這些問題都會 導致芯片電源網(wǎng)絡設計的難度大大增加。由于芯片規(guī)模的迅速增大，芯片的布局布線時間也越來越長。據(jù)文獻[2]記載，一 個大約120萬門的設計，采用64位2. IGHz的AMD CPU，其布線時間可達24小時，一次設計 的迭代時間竟接近一周。因此，單純依靠循環(huán)迭代不斷完善電源設計方法已不可取，必須要 提高電源網(wǎng)絡設計的質(zhì)量，保證芯片的功耗需求，以減少迭代次數(shù)。另外，為了控制電壓降 在一定范圍內(nèi)，電源網(wǎng)絡可能會占用大量的布線資源，導致信號布線擁塞，進而影響設計的 時序收斂[3]。基于以上問題，本發(fā)明提出了一種快速設計電源網(wǎng)絡的方案，不僅能滿足芯 片的功耗需求，從而顯著減少設計的迭代時間，同時發(fā)揮了不均勻網(wǎng)絡的特點，盡量減少用 于電源網(wǎng)絡的布線資源，從而可以有效的提高布通率。參考文獻lJ.-S.Yim, S. -0. Bae and C. -Μ. Kyung, "A floorplan-based planning methodology forpower and clock distribution in ASICs，，，in Proc. ACM Des. Auto. Conf.，1999，pp. 766-72S. Doan，K. Matsushita，C. Y. Wu，et al. ,"1. 2-1. 5+M instances flat design for 0. 13 μ mprocess，，，Synopsys Inc. , SNUG San Jose, 2003陳磊，陳嵐，“一種快速的低壓降電源/地網(wǎng)絡設計方案”，《計算機工程與應 用》，2007. 43(26)，97-99。4S. Kaveh and D. Μ. James, "Compact Physical IR-Drop Models for Chip/ PackageCo-Design ofGigascale Integration，，，IEEE Trans. Electron Devices, 2005, 52(6) 1087-109
發(fā)明內(nèi)容
本發(fā)明的目的在于電源網(wǎng)絡的自動生成，通過快速構(gòu)建一個不均勻的電源網(wǎng)絡， 在滿足芯片供電要求的基礎上，盡可能的節(jié)約布線資源和設計時間。為達到上述目的，本發(fā)明的技術方案是一種快速設計電源網(wǎng)絡的算法，它基于保 證芯片功耗要求，通過移除均勻電源網(wǎng)絡中傳導電流相對較少的電源條，生成一個不均勻 電源網(wǎng)絡，如圖3所示，其步驟是步驟1. 1 根據(jù)芯片的功耗要求，構(gòu)建一個滿足所有模塊電壓需求的均勻的電源 網(wǎng)絡，并記錄下該電源網(wǎng)絡的線寬和線間距；步驟1.2:計算芯片中所有模塊電源-地端口 P/G pin上的電壓降；步驟1. 3 針對得到的電源網(wǎng)絡，遍歷每一根電源條并計算移除該電源條后，每個 P/G pin上電壓降增大的百分比；如果此時增大的電壓降仍低于該P/G pin所屬模塊的最 大限度值，則記錄下該電源條的位置信息；否則，不予記錄；步驟1. 4 根據(jù)上一步記錄的信息，移除該位置上的電源條，從而生成一個不均勻 的電源網(wǎng)絡。其中，步驟1.3所述移除電源條后，每個P/G pin上電壓降增大的百分比的計算方 法是通過在移除該電源條前后，電流路徑的變化來計算電壓降增大的百分比，其步驟為步驟2. 1 確定一條與移除電源條相關的從電源環(huán)到P/G pin的電流路徑；步驟2. 2 計算比上述電流路徑短的從電源環(huán)到P/G pin電流路徑的條數(shù)；步驟2. 3 計算移除該電源條后，與其相關的從電源環(huán)到P/G pin電流路徑剩下的 條數(shù)；步驟2. 4 讀取步驟2. 2和步驟2. 3所得到的值，計算P/G pin上電壓降增大的百 分比。具體計算公式為 其中Vik，Vik分別表示的是移除一個電源條后和移除前的模塊上的電壓降。
表示的是確定與移除電源條相關的電流路徑以后，不比該路徑短的從電源環(huán)到模
塊上P/G pin的電流路徑的條數(shù)。mn-t表示的是該電流路徑在移除電源條后剩下的條數(shù)。采用本發(fā)明快速設計電源網(wǎng)絡的算法，具有以下優(yōu)點(1)在DSM下，由于導線變細，電阻增加，導線長度加長，造成電源線的電壓降增 大。而功耗的增大使得電流密度增大，比以往更加容易發(fā)生電遷移。為了滿足芯片的功耗需求以及保證信號的完整性，工作人員不得不占用大量的資源來設計電源網(wǎng)絡。本算法能 夠克服傳統(tǒng)均勻布線的缺陷，盡量減少不必要的電源條的數(shù)目，不但保證了芯片供電系統(tǒng) 的性能，而且節(jié)約了布線資源，從而有效提高芯片的布通率。(2) 一般對電源網(wǎng)絡不管是均勻的還是非均勻的，它的定量分析都依賴于大量的 矩陣求解或者是復雜的解析式運算。本算法提供了一種快速分析電源網(wǎng)絡的方法，通過對 移除電源條前后電流路徑的變化，得到電壓降增大的百分比。與傳統(tǒng)的分析算法相比，計算 量能夠大大降低從而節(jié)約了電源網(wǎng)絡設計時間，加快設計收斂。


圖1是現(xiàn)有技術算法生成的一個均勻的電源網(wǎng)絡示意圖；圖2是圖1電源網(wǎng)絡的等效電路圖；圖3是發(fā)明快速設計電源網(wǎng)絡的算法的流程圖。
具體實施例方式下面結(jié)合附圖對本發(fā)明快速設計電源網(wǎng)絡的算法作進一步描述。通常情況下，電源網(wǎng)絡的構(gòu)建需要輸入以下信息(1)幾何信息布局后每個模塊P/G pin的位置以及芯片的總長和寬。(2)物理信息每個模塊P/G pin所需要的最大電流以及每個模塊所能承受的最 大電壓降。(3)約束信息電源網(wǎng)絡線寬的上下界限值和線間距的最小值。根據(jù)上述輸入信息，通過S. Kaveh和D. M. James在文獻4中提出的電壓降物理 模型，可以生成一個均勻的滿足所有模塊供電需求電源網(wǎng)絡，其具體步驟如下(1)計算每個模塊中各個P/G pin所需要的電源資源。將幾何信息芯片的總寬a，總長b，每個模塊P/G pin的位置坐標(x，y)，和其所 需要的最大電流Jtl以及每個模塊所能承受的最大電壓降△ V代入下列式中 得到各個P/G pin需要的電源資源。(2)計算能滿足芯片功耗需求的最少電源資源求出上述步驟中得到的各個P/G pin需要電源資源的最大值τ，即能滿足芯片功 耗需求的所要使用的最少電源資源，從而使得每個P/G pin上的電壓降都能控制在最大限 度Δν內(nèi)。(3)構(gòu)建一個均勻的電源網(wǎng)絡。在滿足電源網(wǎng)絡線寬約束和線間距約束的條件下，確定一個具體的線寬值W，然后 根據(jù)步驟⑵中所得到最小電源資源τ，得到線間距1 1= τ 將寬度為W的電源條以間距1均勻的布滿整個芯片，就得到一個均勻的電源網(wǎng)絡，如圖1所示。(4)計算所有模塊P/G pin上的電壓降在完成對均勻電源網(wǎng)絡的構(gòu)建后，就可以通過文獻4中所提出的電壓降模型來 計算每個P/G pin上的電壓降。

在對這樣一個均勻的電源網(wǎng)絡進行直流分析的時候，網(wǎng)格上的每一段都可以等效 為一個電阻。如果忽略電源環(huán)以及通孔的電阻值(因為它們對整個芯片電壓降的影響相對 很小)，并將所有的P/G pin都等效為理想電流源的話，那么整個電源網(wǎng)絡就可以等效為如 圖2所示的一個大的電阻網(wǎng)絡。在分析這樣大的電阻網(wǎng)絡模型的時候，可以發(fā)現(xiàn)電流總是 沿著電阻最小的路徑從電源環(huán)流向P/Gpin的。換句話說，在這樣一個縱橫交錯的電阻網(wǎng) 絡中，當電源環(huán)向P/G pin提供電流的時候，每一條路徑所傳導的電流是不同的。一些能 直接連接電源環(huán)和P/G pin的電源條，所構(gòu)成的路徑的電阻也小，因此傳導了大部分該P/G Pin所需要的電流。而離P/G pin較遠的那些電源條，電流從電源環(huán)流入P/G pin時所經(jīng)過 的網(wǎng)格數(shù)越多，那么電流路徑也就越長，因此路徑的電阻也就越大，傳導電流也就相應減少 了。如果移除這些電源條，盡管此時與其相關的電流路徑會跟著減少，但是由于所傳導的電 流很小甚至幾乎沒有，流向每個P/G pin的電流依然能滿足需求，從而使所有模塊的電壓降 都控制在最大限度Δν內(nèi)?；陔娫淳W(wǎng)絡是均勻的這一前提，以一個P/G pin為考察點，根據(jù)從電源環(huán)到該點 的電流路徑電阻的大小，按從小到大的順序排列，則整個電源網(wǎng)絡的電阻可以用以下表達 式來表示 Rf1 > R2-1 > Ef1 >...... > R1；1其中，Ri表示第i條路徑的電阻。抽取其中某一根電源條后，假設與該電源條相關的電流路徑還剩下t條，而比其 電阻小的路徑數(shù)目幾乎不變，則電阻將增大為 既然觀察點的電流是一個定值，那么電壓降也將隨著電阻的增大而增大，其百分 比為 基于上述不等式，我們提出了將一個均勻的電源網(wǎng)格通過移除一些“不必要”的電 源條而變成非均勻的算法，其具體步驟為步驟1 確定要抽取的電源條i以及與之相關的一條電流路徑Si ；步驟2 計算未抽取i前，Si的條數(shù)mn ；
步驟3 計算未抽取i前，比Si短的電流路徑的總條數(shù) 步驟4 計算抽取i后，Si剩余的條數(shù)t ；步驟5 將上述步驟2到步驟4所得的數(shù)據(jù)代入不等式(2)，最終可以得到電壓降 增大百分比的最大值?？紤]到網(wǎng)絡設計中應該給每個模塊的電壓降與其最大限度值留有一 定的裕量，我們將這個增大百分比的最大值作為電源條是否應該移除的標準。步驟6 根據(jù)步驟5所得到的百分比計算電壓降，如果此時電壓降仍然保持在所有 模塊的最大限度內(nèi)，則記錄下該電源條的位置信息。步驟7 重復步驟1至步驟6，直至遍歷所有的電源條。步驟8 根據(jù)記錄的信息，抹去均勻網(wǎng)格中相應位置的電源條，最終生成一個不均 勻但是同樣滿足所有模塊功耗需求的電源網(wǎng)絡。下面是運用本發(fā)明快速設計電源網(wǎng)絡的算法進行的具體實施例對比試驗。試驗中采用國際上通用的MCNC系列模塊生成的布局做為測試用對比例?？紤]到 測試模塊只是提供了宏模塊的面積和連線信息，為了檢驗算法的可行性，對模塊的電流信 息在3mA和5mA之間隨機分配，模塊的電壓降容限在5mV和IOmV之間隨機分配。在試驗中， 采用了 SMIC0. 18工藝，將金屬層5和金屬層6作為布線層，布線厚度為0. 53um且金屬的傳 導率為 0. 075 Ω/m2。本發(fā)明是通過C++編程實現(xiàn)的，試驗條件是3. 4GHz Core4Intel PC,內(nèi)存1G。試驗結(jié)果如表1所示。為了驗證算法可行性，還對最終生成的不均勻電源網(wǎng)絡進 行了 SPICE仿真。在該表中可以清楚看到，本發(fā)明提出的快速設計電源網(wǎng)絡算法，不僅能夠 保證在滿足所有模塊功耗需求的條件下，盡可能的減少布線資源，而且所用的時間也非常 少，是一種快速而又有效的設計算法。表1 算法測試結(jié)果比較
權利要求
一種快速設計電源網(wǎng)絡的方法，其特征在于，其基于保證芯片功耗要求，通過移除均勻電源網(wǎng)絡中傳導電流相對較少的電源條，生成一個不均勻電源網(wǎng)絡，其包括步驟1.1根據(jù)芯片的功耗要求，構(gòu)建一個滿足所有模塊電壓需求的均勻的電源網(wǎng)絡，并記錄下該電源網(wǎng)絡的線寬和線間距；步驟1.2計算芯片中所有模塊的電源 地端口P/G pin上的電壓降；步驟1.3針對得到的電源網(wǎng)絡，遍歷每一根電源條并計算移除該電源條后，每個P/G pin上電壓降增大的百分比；如果此時增大的電壓降仍低于該P/G pin所屬模塊的最大限度值，則記錄下該電源條的位置信息；否則，不予記錄；步驟1.4根據(jù)上一步記錄的信息，移除該位置上的電源條，從而生成一個不均勻的電源網(wǎng)絡。
2.如權利要求1所述的快速設計電源網(wǎng)絡的算法，其特征在于，步驟1.3所述移除電源 條后，每個P/G pin上電壓降增大的百分比的計算方法是通過在移除該電源條前后，電流 路徑的變化來計算電壓降增大的百分比，其步驟為步驟2. 1 確定一條與移除電源條相關的從電源環(huán)到P/G pin的電流路徑； 步驟2. 2 計算比上述電流路徑短的從電源環(huán)到P/G pin電流路徑的條數(shù)； 步驟2.3 計算移除該電源條后，與其相關的從電源環(huán)到P/G pin電流路徑剩下的條數(shù)；步驟2. 4 讀取步驟2. 2和步驟2. 3所得到的值，計算P/G pin上電壓降增大的百分比。
全文摘要
本發(fā)明涉及一種快速設計電源網(wǎng)絡的方法，其基于保證芯片功耗要求，通過移除均勻電源網(wǎng)絡中傳導電流相對較少的電源條，生成一個不均勻電源網(wǎng)絡，用于布局后對電源網(wǎng)絡的優(yōu)化，在滿足芯片供電需求的同時，盡可能的節(jié)約布線資源；本發(fā)明設計電源網(wǎng)絡方法，與傳統(tǒng)的設計方案相比，不但節(jié)省了布線資源而且顯著減少設計的迭代時間。
文檔編號G06F17/50GK101908080SQ20091005245
公開日2010年12月8日 申請日期2009年6月3日 優(yōu)先權日2009年6月3日
發(fā)明者周曉方, 王琳凱, 陳珊珊 申請人:復旦大學