專利名稱：適用于多處理器系統(tǒng)的硬件同步電路結(jié)構(gòu)及其實現(xiàn)方法
技術(shù)領域：
本發(fā)明涉及片上多處理器系統(tǒng)技術(shù)領域，具體涉及一種適用于多處理器系統(tǒng)的硬件同步電路結(jié)構(gòu)及其實現(xiàn)方法。
背景技術(shù)：
隨著多媒體、移動通信等技術(shù)的發(fā)展，人們對處理器運算能力的需求越來越高。然 而傳統(tǒng)單核由于功耗、存儲器帶寬和工作頻率等方面的條件制約，在性能提高上受到了較 大限制，因此提高處理器并行度成了提高其運算能力的新的突破口。多處理器體系結(jié)構(gòu)有 效的提高計算的并行度，適應計算密集型應用的要求，然而在存儲器數(shù)據(jù)一致性、軟件編 程、任務調(diào)度方面，多處理器結(jié)構(gòu)確引入的新的難點。在多核共享存儲器設計中，處理器可以擁有自己的數(shù)據(jù)緩存器(Cache)。當一個 處理器修改了共享存儲器數(shù)據(jù)時，必須通過一種同步機制，告訴其他處理器修改他們私有 Cache的數(shù)據(jù)，從而避免在以后的運行中使用過時數(shù)據(jù)而引發(fā)錯誤。并行程序設計中，同步 原語尤其重要，它是協(xié)調(diào)各個進程按照合理的順序協(xié)作完成復雜任務的基礎。例如在分布 式多媒體系統(tǒng)中，數(shù)據(jù)的傳輸、解碼、音視頻同步都需要精確的同步控制。同步設計已經(jīng)成為了多處理器系統(tǒng)設計的關鍵。不同的多處理器系統(tǒng)都提供了相 應的硬件原語來支持這些同步操作。在分布式系統(tǒng)中，比如通過MPI協(xié)議構(gòu)建的多處理器 系統(tǒng)中，就利用了柵欄同步(BarrierSynchronize)操作來確保多個進程的同步操作。其具 體的實現(xiàn)一般包括定時同步、中斷控制等方式。定時同步多用在分布式網(wǎng)絡操作系統(tǒng)的一種同步方式。如果一臺節(jié)點處理器需要 其他節(jié)點并發(fā)完成某項任務，可以向其他節(jié)點發(fā)送帶有定時信息的數(shù)據(jù)包。由于全網(wǎng)采用 同一時鐘，其他節(jié)點根據(jù)接收數(shù)據(jù)包，將在同一時刻啟動任務，從而達到同步目的。這種方 式適用于基于網(wǎng)絡的大型分布式系統(tǒng)，具有較高的同步代價。而且同步數(shù)據(jù)包往往還會受 到網(wǎng)絡阻塞等因素影響，而錯過同步時間。另一種廣泛使用的同步機制是中斷(Interrupt)，它在片上多處理器系統(tǒng)和多核 處理器系統(tǒng)上都有效。通過觸發(fā)中斷，強迫處理器暫停當前任務，與中斷發(fā)起者同步完成某 一任務。但是不同的處理器中斷響應速度不同，而且被動中斷過程也無法精確定位中斷前 處理器的程序執(zhí)行狀態(tài)，加大了軟件開發(fā)的復雜度。避免由于“定時同步”和“中斷”引起的同步開銷和編程復雜度增加，就是確保同 步操作軟件透明，由硬件自動完成。任何一個這樣的操作都必須以單個指令執(zhí)行，中間不能 中斷，且為基本指令。這些原子操作的基本指令可以適用于各種體系結(jié)構(gòu)的處理器。

發(fā)明內(nèi)容
(一)要解決的技術(shù)問題有鑒于此，本發(fā)明的主要目的在于為多處理器系統(tǒng)提供一種適用于多處理器系統(tǒng) 的硬件同步電路結(jié)構(gòu)及其實現(xiàn)方法，以滿足多個處理器協(xié)作完成復雜任務時的調(diào)度與同步等要求。(二)技術(shù)方案
為達到上述目的，本發(fā)明提供的技術(shù)方案是這樣的一種適用于多處理器系統(tǒng)的硬件同步電路結(jié)構(gòu)，其特征在于，該硬件同步電路結(jié) 構(gòu)由連接在系統(tǒng)總線101上的硬件同步單元電路構(gòu)成，該硬件同步單元電路包括讀使能 107、寫使能104、讀數(shù)據(jù)102、寫數(shù)據(jù)105、讀應答103和處理器ID號106，該硬件同步單元 電路還包括有效標志位108、同步請求寄存器109、同步完成寄存器110以及狀態(tài)控制邏輯 單元111。優(yōu)選地，所述有效標志位108用于記錄該硬件同步單元電路是否被使用，同步請 求寄存器109用于記錄需要進行同步操作的處理器編號，同步完成寄存器110用于記錄已 經(jīng)完成同步操作的處理器編號。優(yōu)選地，所述系統(tǒng)總線101連接有讀數(shù)據(jù)102、讀應答103、寫使能104、寫數(shù)據(jù) 105、處理器ID號106和讀使能107，其中，寫數(shù)據(jù)105有效位寬和同步請求寄存器109、同 步完成寄存器110相同，每一比特分別對應一個處理器。優(yōu)選地，所述處理器對硬件同步單元電路進行配置操作時，在獲得該硬件同步單 元電路相關聯(lián)信號量后，對其進行寫操作，配置需要同步的處理器組。優(yōu)選地，所述處理器對硬件同步單元電路進行讀操作時，硬件同步單元電路根據(jù) 內(nèi)部寄存器狀態(tài)決定返回處理器的各類響應，而處理器通過分析讀數(shù)據(jù)可得出已同步的處 理器信息以及該硬件同步單元電路的可使用情況。優(yōu)選地，所述處理器對硬件同步單元電路進行讀操作，包括以下多種結(jié)果1)、硬件同步單元電路有效標志位為0，讀操作立即返回特定值，該值表示同步單 元未被使用；或者2)、硬件同步單元電路有效標志位為1，同步請求寄存器中對應該處理器位為0， 讀操作立即返回特定值，該值表示該處理器并未被要求實現(xiàn)同步操作；或者3)、不向處理器返回值，使該處理器一直處于讀操作未完成狀態(tài)，等其同步請求寄 存器中列舉的其他處理器全部進行同步操作后，修改同步單元電路狀態(tài)，并向所有等待讀 操作結(jié)果的處理器返回完成狀態(tài)。一種適用于多處理器系統(tǒng)的硬件同步電路結(jié)構(gòu)的目標系統(tǒng)，該目標系統(tǒng)至少包括 多個處理器、一個硬件同步電路結(jié)構(gòu)和一個互斥信號量模塊；所述多個處理器通過一定的 互聯(lián)方式與硬件同步電路結(jié)構(gòu)相連，可并發(fā)讀操作訪問該硬件同步電路結(jié)構(gòu)，并可通過互 斥信號量模塊對該硬件同步電路結(jié)構(gòu)進行寫操作訪問。優(yōu)選地，所述硬件同步電路結(jié)構(gòu)由多個功能相同的硬件同步單元電路構(gòu)成，每個 硬件同步單元電路包含有一個有效標志位和兩個狀態(tài)寄存器，有效標志位用于記錄該同步 單元是否被使用，狀態(tài)寄存器組用于記錄需要同步的處理器組和已經(jīng)同步的處理器組。優(yōu)選地，所述硬件同步單元電路是處理器在存儲空間中的一段地址空間，處理器 通過讀該地址空間的地址完成同步操作，硬件同步單元電路可實現(xiàn)任意一組處理器的同步 操作；處理器可寫該地址空間對硬件同步單元電路進行配置管理；一個互斥信號量單元與 一個硬件同步單元電路或者多個硬件同步電路相對應，該對應關系不是硬件上存在的關 聯(lián)，是軟件可設置的對應關系。
優(yōu)選地，所述硬件同步單元電路中狀態(tài)寄存器長度與處理器個數(shù)對應，寄存器中 每一位唯一代表一個處理器。一種實現(xiàn)多處理器硬件同步電路結(jié)構(gòu)的方法，該方法包括 處理器通過互斥信號量單元獨占的對硬件同步單元電路進行寫操作，配置硬件同 步單元電路，標記需要同步的處理器組；處理器對硬件同步單元電路進行讀操作，在硬件同步單元電路中標記自己以完成 同步，等待其他處理器；硬件同步單元電路根據(jù)有效標志位、同步請求寄存器和同步完成寄存器，決定返 回何種響應信號給處理器；處理器讀操作結(jié)束，根據(jù)返回值表示同步操作狀態(tài)。優(yōu)選地，所述處理器對硬件同步單元電路進行寫操作，需申請互斥信號量；對于硬 件同步單元電路的寫操作是獨占式的訪問，且如果處理器申請寫操作不成功，則可選擇阻 塞或者返回兩種模式。優(yōu)選地，所述硬件同步單元電路根據(jù)有效標志位、同步請求寄存器和同步完成寄 存器，決定返回何種響應信號給處理器，包括硬件同步單元電路有效標志位為0，讀操作立即返回，返回值表示無效含義；或者硬件同步單元電路有效標志位為1，同步請求寄存器組中對應該處理器位為0，讀 操作立即返回，返回值表示無效含義；或者硬件同步單元電路有效標志位為1，同步請求寄存器組中對應該處理器位為1，則 將同步完成寄存器中對應該處理器位置1，并檢查同步請求寄存器與同步完成寄存器是否 相同；如果二者相同，釋放寄存器中標記的全部處理器，完成同步，并將同步單元電路恢復 初始狀態(tài)；否則阻塞該處理器。優(yōu)選地，所述處理器讀操作結(jié)束時，返回值表示同步操作狀態(tài)，包含有已同步的處 理器信息以及該硬件同步單元電路的可使用情況。優(yōu)選地，所述處理器采用讀、寫存儲空間方式實現(xiàn)對硬件同步單元電路的多種操 作方式，通過“讀阻塞”方式取代“中斷通知”方式阻塞和恢復處理器的正常運行。優(yōu)選地，所述處理器使用硬件同步單元電路進行同步操作，硬件同步單元電路設 置存儲器讀等待信號停止處理器運行，并在同步完成寄存器中設置標志位，表示該處理器 已經(jīng)進行了同步操作；同步請求寄存器中標記的全部處理器進行同步操作后，硬件同步單元電路通過撤 銷讀等待信號，發(fā)送讀ACK信號，并發(fā)送相應狀態(tài)，通知各個處理器完成同步操作。優(yōu)選地，一次同步完成后，硬件同步單元電路自動恢復初始狀態(tài)，可被任意處理器 再次使用。(三)有益效果從上述技術(shù)方案可以看出，本發(fā)明具有以下有益效果1、利用本發(fā)明，可以實現(xiàn)多處理器之間的同步功能，而不需要處理器存在支持 讀-修改-寫操作或額外的中斷向量。利用本發(fā)明硬件同步的方法相對其他方法復雜度大 大降低，結(jié)構(gòu)簡單，同時方便與軟件方法相組合，實現(xiàn)靈活的并行任務劃分與調(diào)度。2、利用本發(fā)明，能夠高效的實現(xiàn)多處理器間通信，簡化多處理器的設計復雜度，通過通用的存儲器訪問接口請求同步和實現(xiàn)多核間同步。該方法相對其他方法簡單易用，并 且可以方便的整合到系統(tǒng)設計過程中。


圖1是本發(fā)明提供的適用于多處理器系統(tǒng)的硬件同步電路結(jié)構(gòu)的電路圖； 圖2是本發(fā)明提供的適用于多處理器系統(tǒng)的硬件同步電路結(jié)構(gòu)的目標系統(tǒng)的結(jié) 構(gòu)示意圖；圖3是本發(fā)明提供的硬件同步電路結(jié)構(gòu)發(fā)起同步的流程圖；圖4是本發(fā)明提供的硬件同步電路結(jié)構(gòu)進行同步的流程圖。
具體實施例方式為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚明白，以下結(jié)合具體實施例，并參照 附圖，對本發(fā)明進一步詳細說明。本發(fā)明提出的這種用于實現(xiàn)多處理器系統(tǒng)中多核間同步的硬件電路中，硬件同步 電路結(jié)構(gòu)中的每一個同步單元電路可以由任意處理器配置，并完成任意一組處理器的同 步。每一個同步單元電路都可以通過互斥信號量被獨占訪問而進行配置。圖1是本發(fā)明提供的適用于多處理器系統(tǒng)的硬件同步電路結(jié)構(gòu)的電路圖。該硬件 同步電路結(jié)構(gòu)由連接在系統(tǒng)總線101上的硬件同步單元電路構(gòu)成，該硬件同步單元電路包 括讀使能107、寫使能104、讀數(shù)據(jù)102、寫數(shù)據(jù)105、讀應答103和處理器ID號106，該硬件 同步單元電路還包括有效標志位108、同步請求寄存器109、同步完成寄存器110以及狀態(tài) 控制邏輯單元111。有效標志位108用于記錄該硬件同步單元電路是否被使用，同步請求寄存器109 用于記錄需要進行同步操作的處理器編號，同步完成寄存器110用于記錄已經(jīng)完成同步操 作的處理器編號。系統(tǒng)總線101上，寫數(shù)據(jù)105有效位寬和同步請求寄存器109、同步完成 寄存器110相同，每一比特分別對應系統(tǒng)中的一個處理器。硬件同步單元電路對于處理器來說就是存儲空間中的一段地址空間。處理器通 過標準存儲器操作，修改與總線相連的各信號線狀態(tài)，包括讀使能107、寫使能104、讀數(shù)據(jù) 102、寫數(shù)據(jù)105、讀應答103，并由處理器ID號106標示該處理器，從而完成對于硬件同步 單元電路的配置和處理器間同步。處理器對同步模塊進行配置操作時，即在獲得該同步單元相關聯(lián)信號量后，對其 進行寫操作，即配置需要同步的處理器組。處理器對同步模塊進行讀操作時，硬件同步單元電路根據(jù)內(nèi)部寄存器狀態(tài)決定返 回處理器的各類響應，而處理器通過分析讀數(shù)據(jù)102可以得出已同步的處理器信息以及該 硬件模塊單元可使用情況等。當處理器對硬件同步單元電路進行讀操作，可以有多種結(jié) 果1、硬件同步單元電路有效標志位108為0，讀操作立即返回特定值，該值表示同步 單元未被使用。2、硬件同步單元電路有效標志位108為1，同步請求寄存器109中對應該處理器位 為0，讀操作立即返回特定值，該值表示該處理器并未被要求實現(xiàn)同步操作。
3、不向處理器返回值，使該處理器一直處于讀操作未完成狀態(tài)。等其同步請求寄 存器109中列舉的其他處理器全部進行同步操作后，修改同步單元電路狀態(tài)，并向所有等 待讀操作結(jié)果的處理器返回完成狀態(tài)。圖2是本發(fā)明提供的適用于多處理器系統(tǒng)的硬件同步電路結(jié)構(gòu)的目標系統(tǒng)的結(jié)構(gòu)示意圖。多個處理器(PO-PN) 201通過一定的互聯(lián)方式202和硬件同步電路結(jié)構(gòu)203相 聯(lián)，同時系統(tǒng)還包括多個處理器可以訪問的互斥信息量單元(Mutex0-MutexM)205。這些互 斥信息量單元可以通過軟件配置的方式204與硬件同步電路結(jié)構(gòu)203相關聯(lián)。硬件同步電路結(jié)構(gòu)203由多個功能相同的硬件同步單元電路(SO-SM) 206組成。每 一個互斥信息量單元205可以與一個硬件同步單元電路206相對應，該對應關系不需要實 際的硬件上存在互斥信號量單元205與硬件同步單元電路206的關聯(lián)，只需軟件上存在這 種對應關系204即可。根據(jù)本發(fā)明，對于給定的硬件同步單元電路206，例如SM，在一個處理器，例如PO 對該信號量單元進行寫操作時，硬件同步電路結(jié)構(gòu)發(fā)起同步的流程圖如圖3所示。處理器PO訪問互斥信號量單元，查看與其關聯(lián)的硬件同步單元電路是否正在被 操作(圖3-301)。如果PO獲得配置硬件同步單元電路的權(quán)限，則對硬件同步單元電路的地 址ADDRi發(fā)起寫操作，寫數(shù)據(jù)為DATAi。PO選擇需要進行同步的一組處理器，將DATAi中相 應的比特置1 (圖3-304)。完成設置后，PO即可釋放互斥信號量單元，讓出硬件同步單元電 路的訪問權(quán)限。在處理器PO完成硬件同步單元電路的配置后，需要同步的處理器需要發(fā)起同步 操作，以完成整個同步過程。具體如圖4所示，圖4是本發(fā)明提供的硬件同步電路結(jié)構(gòu)進行 同步的流程圖。處理器讀該硬件同步單元電路所在地址ADDRi，硬件同步單元電路依次檢查有效 標志位和同步請求寄存器(圖4-401)。當有效標志位為0(即同步單元無效)或者同步請 求寄存器中該處理器對應比特為0的情況下，硬件同步單元電路立即返回相應狀態(tài)值，通 知處理器不需要同步(圖4-402，圖4-403)。否則，硬件同步單元電路修改同步完成寄存器， 將處理器對應比特值修改為1。比較同步完成寄存器和同步請求寄存器，如果二者相等，表 明所有處理器均進行完同步操作，硬件同步單元電路釋放所有被讀阻塞的處理器，同時修 改自身狀態(tài)為初始值(圖4-406)。否則，硬件同步單元電路不發(fā)送讀應答信號，而使該處理 器一直處于讀操作未完成狀態(tài)。硬件同步電路結(jié)構(gòu)的實現(xiàn)如上文所述，同時結(jié)合處理器運行的軟件，任意處理器 均可以配置各個硬件同步單元電路中的同步請求寄存器。多處理器系統(tǒng)中，處理器可以被 劃分為多個處理器組，由多個同步單元電路管理，分組并行完成各種任務。如上文所述，由于處理器使用讀阻塞方式控制處理器運行狀態(tài)，不需要額外用于 同步的中斷源，因此適用于中斷資源緊張的處理器來實現(xiàn)片上多處理器系統(tǒng)。同時處理器 與硬件同步電路結(jié)構(gòu)的接口只需具有簡單握手功能的存儲器操作。上文中，已經(jīng)描述了硬件同步電路結(jié)構(gòu)的具體電路實現(xiàn)形式，多處理器系統(tǒng)中的 電路連接形式，以及多處理器系統(tǒng)通過存儲器操作實現(xiàn)硬件同步的過程。盡管本發(fā)明是參 照特定實施例來描述的，但很明顯，本領域熟練人員，在不偏移權(quán)利要求書所限定的發(fā)明范 圍和精神的情況下，還可以對改電路及實施例作各種修改和變更。因此，說明書和附圖是描述性的，而 不是限定性的。
權(quán)利要求
一種適用于多處理器系統(tǒng)的硬件同步電路結(jié)構(gòu)，其特征在于，該硬件同步電路結(jié)構(gòu)由連接在系統(tǒng)總線(101)上的硬件同步單元電路構(gòu)成，該硬件同步單元電路包括讀使能(107)、寫使能(104)、讀數(shù)據(jù)(102)、寫數(shù)據(jù)(105)、讀應答(103)和處理器ID號(106)，該硬件同步單元電路還包括有效標志位(108)、同步請求寄存器(109)、同步完成寄存器(110)以及狀態(tài)控制邏輯單元(111)。
2.根據(jù)權(quán)利要求1所述的適用于多處理器系統(tǒng)的硬件同步電路結(jié)構(gòu)，其特征在于，所 述有效標志位(108)用于記錄該硬件同步單元電路是否被使用，同步請求寄存器(109)用 于記錄需要進行同步操作的處理器編號，同步完成寄存器(110)用于記錄已經(jīng)完成同步操 作的處理器編號。
3.根據(jù)權(quán)利要求1所述的適用于多處理器系統(tǒng)的硬件同步電路結(jié)構(gòu)，其特征在于，所 述系統(tǒng)總線(101)連接有讀數(shù)據(jù)(102)、讀應答(103)、寫使能(104)、寫數(shù)據(jù)(105)、處理器 ID號(106)和讀使能(107)，其中，寫數(shù)據(jù)(105)有效位寬和同步請求寄存器(109)、同步完 成寄存器(110)相同，每一比特分別對應一個處理器。
4.根據(jù)權(quán)利要求1所述的適用于多處理器系統(tǒng)的硬件同步電路結(jié)構(gòu)，其特征在于，所 述處理器對硬件同步單元電路進行配置操作時，在獲得該硬件同步單元電路相關聯(lián)信號量 后，對其進行寫操作，配置需要同步的處理器組。
5.根據(jù)權(quán)利要求1所述的適用于多處理器系統(tǒng)的硬件同步電路結(jié)構(gòu)，其特征在于，所 述處理器對硬件同步單元電路進行讀操作時，硬件同步單元電路根據(jù)內(nèi)部寄存器狀態(tài)決定 返回處理器的各類響應，而處理器通過分析讀數(shù)據(jù)可得出已同步的處理器信息以及該硬件 同步單元電路的可使用情況。
6.根據(jù)權(quán)利要求5所述的適用于多處理器系統(tǒng)的硬件同步電路結(jié)構(gòu)，其特征在于，所 述處理器對硬件同步單元電路進行讀操作，包括以下多種結(jié)果1)、硬件同步單元電路有效標志位為0，讀操作立即返回特定值，該值表示同步單元未 被使用；或者2)、硬件同步單元電路有效標志位為1，同步請求寄存器中對應該處理器位為0，讀操 作立即返回特定值，該值表示該處理器并未被要求實現(xiàn)同步操作；或者3)、不向處理器返回值，使該處理器一直處于讀操作未完成狀態(tài)，等其同步請求寄存器 中列舉的其他處理器全部進行同步操作后，修改同步單元電路狀態(tài)，并向所有等待讀操作 結(jié)果的處理器返回完成狀態(tài)。
7.一種適用于多處理器系統(tǒng)的硬件同步電路結(jié)構(gòu)的目標系統(tǒng)，其特征在于，該目標系 統(tǒng)至少包括多個處理器、一個硬件同步電路結(jié)構(gòu)和一個互斥信號量模塊；所述多個處理器 通過一定的互聯(lián)方式與硬件同步電路結(jié)構(gòu)相連，可并發(fā)讀操作訪問該硬件同步電路結(jié)構(gòu)， 并可通過互斥信號量模塊對該硬件同步電路結(jié)構(gòu)進行寫操作訪問。
8.根據(jù)權(quán)利要求7所述的適用于多處理器系統(tǒng)的硬件同步電路結(jié)構(gòu)的目標系統(tǒng)，其特 征在于，所述硬件同步電路結(jié)構(gòu)由多個功能相同的硬件同步單元電路構(gòu)成，每個硬件同步 單元電路包含有一個有效標志位和兩個狀態(tài)寄存器，有效標志位用于記錄該同步單元是否 被使用，狀態(tài)寄存器組用于記錄需要同步的處理器組和已經(jīng)同步的處理器組。
9.根據(jù)權(quán)利要求8所述的適用于多處理器系統(tǒng)的硬件同步電路結(jié)構(gòu)的目標系統(tǒng)，其特 征在于，所述硬件同步單元電路是處理器在存儲空間中的一段地址空間，處理器通過讀該地址空間的地址完成同步操作，硬件同步單元電路可實現(xiàn)任意一組處理器的同步操作；處 理器可寫該地址空間對硬件同步單元電路進行配置管理；一個互斥信號量單元與一個硬件 同步單元電路或者多個硬件同步電路相對應，該對應關系不是硬件上存在的關聯(lián)，是軟件 可設置的對應關系。
10.根據(jù)權(quán)利要求8所述的適用于多處理器系統(tǒng)的硬件同步電路結(jié)構(gòu)的目標系統(tǒng)，其 特征在于，所述硬件同步單元電路中狀態(tài)寄存器長度與處理器個數(shù)對應，寄存器中每一位 唯一代表一個處理器。
11.一種實現(xiàn)多處理器硬件同步電路結(jié)構(gòu)的方法，其特征在于，該方法包括處理器通過互斥信號量單元獨占的對硬件同步單元電路進行寫操作，配置硬件同步單 元電路，標記需要同步的處理器組；處理器對硬件同步單元電路進行讀操作，在硬件同步單元電路中標記自己以完成同 步，等待其他處理器；硬件同步單元電路根據(jù)有效標志位、同步請求寄存器和同步完成寄存器，決定返回何 種響應信號給處理器；處理器讀操作結(jié)束，根據(jù)返回值表示同步操作狀態(tài)。
12.根據(jù)權(quán)利要求11所述的實現(xiàn)多處理器硬件同步電路結(jié)構(gòu)的方法，其特征在于，所 述處理器對硬件同步單元電路進行寫操作，需申請互斥信號量；對于硬件同步單元電路的 寫操作是獨占式的訪問，且如果處理器申請寫操作不成功，則可選擇阻塞或者返回兩種模 式。
13.根據(jù)權(quán)利要求11所述的實現(xiàn)多處理器硬件同步電路結(jié)構(gòu)的方法，其特征在于，所 述硬件同步單元電路根據(jù)有效標志位、同步請求寄存器和同步完成寄存器，決定返回何種 響應信號給處理器，包括硬件同步單元電路有效標志位為0，讀操作立即返回，返回值表示無效含義；或者硬件同步單元電路有效標志位為1，同步請求寄存器組中對應該處理器位為0，讀操作 立即返回，返回值表示無效含義；或者硬件同步單元電路有效標志位為1，同步請求寄存器組中對應該處理器位為1，則將同 步完成寄存器中對應該處理器位置1，并檢查同步請求寄存器與同步完成寄存器是否相同； 如果二者相同，釋放寄存器中標記的全部處理器，完成同步，并將同步單元電路恢復初始狀 態(tài)；否則阻塞該處理器。
14.根據(jù)權(quán)利要求11所述的實現(xiàn)多處理器硬件同步電路結(jié)構(gòu)的方法，其特征在于，所 述處理器讀操作結(jié)束時，返回值表示同步操作狀態(tài)，包含有已同步的處理器信息以及該硬 件同步單元電路的可使用情況。
15.根據(jù)權(quán)利要求11所述的實現(xiàn)多處理器硬件同步電路結(jié)構(gòu)的方法，其特征在于，所 述處理器采用讀、寫存儲空間方式實現(xiàn)對硬件同步單元電路的多種操作方式，通過“讀阻 塞”方式取代“中斷通知”方式阻塞和恢復處理器的正常運行。
16.根據(jù)權(quán)利要求11所述的實現(xiàn)多處理器硬件同步電路結(jié)構(gòu)的方法，其特征在于，所 述處理器使用硬件同步單元電路進行同步操作，硬件同步單元電路設置存儲器讀等待信 號停止處理器運行，并在同步完成寄存器中設置標志位，表示該處理器已經(jīng)進行了同步操 作；同步請求寄存器中標記的全部處理器進行同步操作后，硬件同步單元電路通過撤銷讀 等待信號，發(fā)送讀ACK信號，并發(fā)送相應狀態(tài)，通知各個處理器完成同步操作。
17.根據(jù)權(quán)利要求11所述的實現(xiàn)多處理器硬件同步電路結(jié)構(gòu)的方法，其特征在于，一 次同步完成后，硬件同步單元電路自動恢復初始狀態(tài)，可被任意處理器再次使用。
全文摘要
本發(fā)明公開了一種適用于多處理器系統(tǒng)的硬件同步電路結(jié)構(gòu)，該硬件同步電路結(jié)構(gòu)支持多個處理器通過一定的互聯(lián)方式與其相聯(lián)，提供了配置和訪問接口；目標系統(tǒng)至少包括多個處理器、一個硬件同步電路結(jié)構(gòu)和一個互斥信號量單元。本發(fā)明同時公開了一種實現(xiàn)多處理器系統(tǒng)的硬件同步電路結(jié)構(gòu)的方法。本發(fā)明能夠高效的實現(xiàn)多處理器通信和并行任務調(diào)度，而且簡化多處理器的并行編程工作。該電路結(jié)構(gòu)相對其他同步結(jié)構(gòu)和方法簡單易用，復雜度低，并且可以方便的整合到系統(tǒng)設計過程中。
文檔編號G06F13/38GK101840390SQ200910080058
公開日2010年9月22日 申請日期2009年3月18日 優(yōu)先權(quán)日2009年3月18日
發(fā)明者劉建, 許漢荊, 陳杰 申請人:中國科學院微電子研究所