專利名稱：保證存儲器讀交易帶寬的方法、裝置和中央處理單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通信技術(shù)領(lǐng)域，特別涉及一種保證存儲器讀交易帶寬的方法、 裝置和中央處理單元。
背景技術(shù)：
夕卜部設(shè)備互聯(lián)(Peripheral Component Interconnect,以下簡稱PCI) 總線的特點是傳輸速度高，其可實現(xiàn)66M的工作頻率，在64位總線寬度下可 達到突發(fā)(Burst )傳輸速率533MB/s，因此，PCI總線可滿足大吞吐量外部 設(shè)備的需求。連接在PCI總線上的主要為PCI控制器和PCI設(shè)備。由于一條 PCI總線能驅(qū)動的PCI設(shè)備的數(shù)量是有限的，因此通常釆用PCI橋?qū)⒁粭l總 線擴展成為多條總線以實現(xiàn)總線擴展功能。PCI橋可以將次級PCI總線上的 PCI設(shè)備發(fā)起的總線交易緩存起來，然后在上級PCI總線上發(fā)起。其中總線 交易可包括存儲器寫交易和存儲器讀交易。高速的PCI設(shè)備中通常都包括DMA 控制器，PCI設(shè)備通過DMA控制器接收數(shù)據(jù)或發(fā)送數(shù)據(jù)。其中，接收數(shù)據(jù)的 過程為PCI設(shè)備通過其DMA控制器發(fā)起存儲器寫交易，將接收的數(shù)據(jù)寫入 系統(tǒng)存儲器(或稱系統(tǒng)內(nèi)存)；發(fā)送數(shù)據(jù)的過程為PCI設(shè)備通過其DMA控 制器發(fā)起存儲器讀交易，將從系統(tǒng)存儲器讀出的數(shù)據(jù)向外部設(shè)備或其他通信 總線上發(fā)送。
圖1為現(xiàn)有技術(shù)中PCI設(shè)備與系統(tǒng)存儲器進行交易的示意圖，如圖1所 示，PCI設(shè)備與系統(tǒng)存儲器進行存儲器寫交易的過程為PCI設(shè)備獲取次級 PCI總線的使用權(quán)后，將寫交易命令以及目的地址等信息發(fā)到次級PCI總線 上，PCI橋響應(yīng)寫交易并從次級PCI總線上接收上述信息，PCI設(shè)備將要寫入 系統(tǒng)存儲器的數(shù)據(jù)發(fā)送到次級PCI總線上，由PCI橋?qū)?shù)據(jù)緩存；PCI橋獲
4取上級PCI總線的使用權(quán)后，將寫交易命令以及目的地址等信息發(fā)到上級PCI 總線上，系統(tǒng)存儲器響應(yīng)寫交易并從上級PCI總線上接收寫交易命令以及目 的地址等信息，PCI橋?qū)?shù)據(jù)發(fā)送到上級PCI總線上，系統(tǒng)存儲器從上級PCI 總線上接收數(shù)據(jù)，從而完成存儲器寫交易。PCI設(shè)備與系統(tǒng)存儲器進行存儲 器讀交易的過程為PCI設(shè)備獲取次級PCI總線的使用權(quán)后，將讀交易命令 以及目的地址等信息發(fā)送到次級PCI總線上，PCI橋響應(yīng)讀交易并將次級PCI 總線上接收的上述信息緩存到橋內(nèi)部，并以重試交易的方式終止交易；PCI 橋獲取上級PCI總線的使用權(quán)后，將讀交易命令以及目的地址等信息發(fā)送到 上級PCI總線上，系統(tǒng)存儲器響應(yīng)交易，將讀出的數(shù)據(jù)發(fā)送到上級PCI總線 上，PCI橋?qū)⑸霞塒CI總線上的數(shù)據(jù)緩存到橋內(nèi)部，當PCI設(shè)備重新將寫交 易命令以及目的地址等信息發(fā)送到次級PCI總線上時，PCI橋?qū)?shù)據(jù)發(fā)送到 次級PCI總線上，PCI設(shè)備從次級PCI總線上獲取數(shù)據(jù)，從而完成存儲器讀 交易。其中在存儲器讀交易過程中，當PCI橋發(fā)現(xiàn)次級PCI總線上的讀交易 命令以及目的地址等信息已經(jīng)緩存在內(nèi)部的時候判定PCI設(shè)備重新發(fā)起存儲 器讀交易，如果PCI橋內(nèi)部沒有緩存系統(tǒng)存儲器讀出的數(shù)據(jù)則以重試交易的
方式終止交易。
綜上所述，PCI設(shè)備與系統(tǒng)存儲器進行存儲器寫交易時，對于PCI設(shè)備 而言，在將需要寫入的數(shù)據(jù)發(fā)送到次級PCI總線后，其存儲器寫交易就算完 成了。而PCI設(shè)備與系統(tǒng)內(nèi)存進行存儲器讀交易時，PCI設(shè)備在從次級PCI
總線上接收到系統(tǒng)存儲器讀出的數(shù)據(jù)后，其存儲器讀交易才算完成，并且在
一次存儲器讀交易完成之前，PCI設(shè)備不能發(fā)起新的存儲器讀交易，但是， 在此期間PCI設(shè)備可以繼續(xù)發(fā)起存儲器寫交易。PCI總線的帶寬是一定的， 并且存儲器寫交易的周期通常要小于存儲器讀交易的周期，這樣當PCI設(shè)備 需要從PCI總線上接收系統(tǒng)存儲器讀出的數(shù)據(jù)從而完成存儲器讀交易時，由 于PCI設(shè)備發(fā)起新的存儲器寫交易占用了 PCI總線的帶寬，使PCI設(shè)備無法 通過PCI總線獲取PCI橋內(nèi)緩存的系統(tǒng)存儲器讀出的數(shù)據(jù)而無法完成存儲器讀交易，從而使PCI設(shè)備無法發(fā)起新的存儲器讀交易，這樣造成PCI設(shè)備進 行存儲器讀交易的速度遠遠小于進行存儲器寫交易的速度，因此導(dǎo)致PCI設(shè)
備發(fā)送數(shù)據(jù)的速度遠遠小于接收數(shù)據(jù)的速度。并且經(jīng)過存儲器讀交易傳輸?shù)?br> 數(shù)據(jù)即PCI設(shè)備發(fā)送的數(shù)據(jù)是經(jīng)過處理之后的數(shù)據(jù)，經(jīng)過存儲器寫交易傳輸 的數(shù)據(jù)即PCI設(shè)備接收的數(shù)據(jù)是從通信線路上接收的未經(jīng)處理的原始數(shù)據(jù)， 經(jīng)過處理后的數(shù)據(jù)更應(yīng)在傳輸過程中所需要的PCI總線帶寬方面得到保證， 即存儲器寫交易的PCI總線的帶寬更應(yīng)得到保證。
綜上所述，由于存儲器寫交易占用了 PCI總線的帶寬，導(dǎo)致存儲器讀交 易的PCI總線的帶寬無法得到保證，從而使大量需要PCI設(shè)備發(fā)送的數(shù)據(jù)因 無法得到足夠的PCI總線帶寬而被丟棄。

發(fā)明內(nèi)容
本發(fā)明的目的是針對現(xiàn)有技術(shù)的問題，提出一種保證存儲器讀交易帶寬
的方法、裝置和中央處理單元，從而限制存儲器寫交易占用的PCI總線的帶 寬，有效保證存儲器讀交易的PCI總線的帶寬。
為實現(xiàn)上述目的，本發(fā)明提供了一種保證存儲器讀交易帶寬的方法，包
括
統(tǒng)計設(shè)定時間內(nèi)PCI設(shè)備寫入到系統(tǒng)存儲器內(nèi)的數(shù)據(jù)量； 根據(jù)所述數(shù)據(jù)量和所述設(shè)定時間生成數(shù)據(jù)傳輸速度； 判斷所述數(shù)據(jù)傳輸速度是否大于預(yù)先設(shè)置的所述PCI設(shè)備的速度門限
值；
如果所述數(shù)據(jù)傳輸速度小于等于所述速度門限值，允許所述PCI設(shè)備與 所述系統(tǒng)存儲器進行存儲器寫交易；
如果所述數(shù)據(jù)傳輸速度大于所述速度門P艮值，拒絕所述PCI設(shè)備與所述 系統(tǒng)存儲器進行存儲器寫交易。
為實現(xiàn)上述目的，本發(fā)明提供了一種保證存儲器讀交易帶寬的裝置，包括
統(tǒng)計模塊，用于統(tǒng)計設(shè)定時間內(nèi)PCI設(shè)備寫入到系統(tǒng)存儲器內(nèi)的數(shù)據(jù)量； 生成模塊，用于根據(jù)所述數(shù)據(jù)量和所述設(shè)定時間生成數(shù)據(jù)傳輸速度； 判斷模塊，用于判斷所述數(shù)據(jù)傳輸速度是否大于預(yù)先設(shè)置的所述PCI設(shè) 備的速度門限值；
控制模塊，用于根據(jù)所述數(shù)據(jù)傳輸速度小于等于所述速度門限值的判斷 結(jié)果允許所述PCI設(shè)備與所述系統(tǒng)存儲器進行存儲器寫交易，或者根據(jù)所述 數(shù)據(jù)傳輸速度大于所述速度門限值的判斷結(jié)果，拒絕所述PCI設(shè)備與所述系 統(tǒng)存儲器進行存儲器寫交易。
為實現(xiàn)上述目的，本發(fā)明提供了一種中央處理單元，包括
上述保證存儲器讀交易帶寬的裝置。
為實現(xiàn)上述目的，本發(fā)明提供了一種保證存儲器讀交易帶寬的系統(tǒng)，包 括中央處理單元、系統(tǒng)存儲器和PCI設(shè)備，所述中央處理單元包括上述保證 存儲器讀交易帶寬的裝置，所述PCI設(shè)備用于當所述中央處理單元允許所述 PCI設(shè)備與所述數(shù)據(jù)存儲器進行存儲器寫交易時，與所述系統(tǒng)存儲器進行存 儲器寫交易。
本發(fā)明的技術(shù)方案通過限制存儲器寫交易的數(shù)據(jù)傳輸速度限制存儲器寫 交易占用的PCI總線的帶寬，從而使PCI設(shè)備可以通過PCI總線及時獲取系 統(tǒng)存儲器讀出的數(shù)據(jù)，有效保證了存儲器讀交易的PCI總線的帶寬，避免了 大量需要PCI設(shè)備發(fā)送的數(shù)據(jù)因無法得到足夠的PCI總線帶寬而被丟棄的問 題，從而實現(xiàn)了 PCI設(shè)備接收和發(fā)送數(shù)據(jù)的平衡。
下面通過附圖和實施例，對本發(fā)明的技術(shù)方案做進一步的詳細描述。


圖1為現(xiàn)有技術(shù)中PCI設(shè)備與系統(tǒng)存儲器進行交易的示意圖2為本發(fā)明實施例一提供的一種保證存儲器讀交易帶寬的方 的流程圖3為本發(fā)明實施例二提供的一種保證存儲器讀交易帶寬的裝置的結(jié)構(gòu) 示意圖4為本發(fā)明實施例三提供的一種中央處理單元的結(jié)構(gòu)示意圖； 圖5為本發(fā)明實施例四提供的一種保證存儲器讀交易帶寬的系統(tǒng)的結(jié)構(gòu) 示意圖。
具體實施例方式
圖2為本發(fā)明實施例一提供的一種保證存儲器讀交易帶寬的方法的流程 圖，如圖2所示，該方法包括
步驟101、統(tǒng)計設(shè)定時間內(nèi)pci設(shè)備寫入到系統(tǒng)存儲器內(nèi)的數(shù)據(jù)的數(shù)據(jù)
量；
系統(tǒng)存儲器可與多個pci設(shè)備通過pci總線連接，每個pci設(shè)備與系統(tǒng)
存儲器進行存儲器寫交易的過程中，會通過pci總線向系統(tǒng)存儲器內(nèi)寫入數(shù) 據(jù)，在設(shè)定時間內(nèi)每個pci設(shè)備寫入到系統(tǒng)存儲器內(nèi)的數(shù)據(jù)的數(shù)據(jù)量均會被 統(tǒng)計。統(tǒng)計數(shù)據(jù)量是按周期進行的，在一個周期內(nèi)，如果pci設(shè)備通過存儲
器寫交易向系統(tǒng)存儲器寫入數(shù)據(jù)，則寫入的數(shù)據(jù)的數(shù)據(jù)量會被統(tǒng)計。設(shè)定時
間可包括多個周期，每個周期內(nèi)pci設(shè)備寫入到系統(tǒng)存儲器的數(shù)據(jù)的數(shù)據(jù)量 會被累加統(tǒng)計，從而得出設(shè)定時間內(nèi)pci設(shè)備寫入到系統(tǒng)存儲器內(nèi)的數(shù)據(jù)的
數(shù)據(jù)量。其中，周期是預(yù)先設(shè)置的，其可采用系統(tǒng)默認的值或者采用用戶自
定義的值，例如周期可以設(shè)置為50us。設(shè)定時間可采用A/表示，Af可以為從 統(tǒng)計的時間點開始，所有其包括的周期之和，Af包括的周期的數(shù)量可以預(yù) 先設(shè)置。由于周期與"包括的周期的數(shù)量均是預(yù)先設(shè)置的，所以相當于A, 也是預(yù)先設(shè)置的。當"累計到其包括的所有周期之和時，"以及在A 內(nèi)統(tǒng) 計的數(shù)據(jù)的數(shù)據(jù)量均會被清零，例如，A 可以設(shè)置為50000us,則當"累 計到50000us時進4亍清零處理。在下一個i殳定時間內(nèi),人零開始統(tǒng)計。
8具體地，本步驟可以為在接收到PCI設(shè)備發(fā)送的字節(jié)更新通知消息后 統(tǒng)計設(shè)定時間內(nèi)receive descriptor的長度字段中的字節(jié)數(shù)量。數(shù)據(jù)的數(shù)據(jù) 量可以為數(shù)據(jù)的字節(jié)數(shù)量，具體地可通過接收描述符號receive descriptor 的長度字段中的字節(jié)數(shù)量來表示。receive descriptor為一種數(shù)據(jù)結(jié)構(gòu)，其 包括寫入到系統(tǒng)存儲器內(nèi)的數(shù)據(jù)的緩沖地址信息和長度字段。PCI設(shè)備寫入 系統(tǒng)存儲器的數(shù)據(jù)是以幀為單位的，每一幀數(shù)據(jù)對應(yīng)于一個receive descriptor,并且PCI設(shè)*寫入一幀數(shù)據(jù)到系統(tǒng)存儲器需要通過至少一次 存儲器寫交易，通常寫入一幀數(shù)據(jù)需要多次存儲器寫交易。其中，緩沖地址 信息表示數(shù)據(jù)寫入到系統(tǒng)存儲器的具體位置，是由CPU進行更新的；長度字 段表示寫入到系統(tǒng)存儲器的數(shù)據(jù)的字節(jié)數(shù)量，PCI設(shè)備將一幀數(shù)據(jù)寫入到系 統(tǒng)存儲器后，會將寫入的一幀^:據(jù)的字節(jié)數(shù)量更新到該幀數(shù)據(jù)對應(yīng)的receive descriptor的長度字段里。receive descriptor可存儲于系統(tǒng)存儲器中或者 PCI設(shè)備中。當CPU更新了 receive descriptor的緩沖地址信息后，會向PCI 設(shè)備發(fā)送地址更新通知消息，PCI設(shè)備接收了地址更新通知消息后會從系統(tǒng) 存儲器中或者自身的寄存器中獲取緩沖地址信息，根據(jù)緩沖地址信息發(fā)起存 儲器寫交易。如果CPU停止更新receive descriptor的緩沖地址信息，PCI 設(shè)備就無法發(fā)起存儲器寫交易。當PCI設(shè)備更新了 receive descriptor的長 度字段后，會向CPU發(fā)送字節(jié)更新通知消息，CPU在接收到字節(jié)更新通知消 息后會從PCI設(shè)備或者系統(tǒng)存儲器中存儲的receive descriptor中獲取一幀 數(shù)據(jù)的字節(jié)數(shù)量。從而實現(xiàn)對PCI設(shè)備寫入到系統(tǒng)存儲器內(nèi)的數(shù)據(jù)的數(shù)據(jù)量 的統(tǒng)計。數(shù)據(jù)量可以采用一e — ww附 表示。例如，在設(shè)定時間內(nèi)，PCI設(shè)備寫 入到系統(tǒng)存儲器內(nèi)三幀數(shù)據(jù)，則統(tǒng)計出的數(shù)據(jù)的數(shù)據(jù)量為三幀數(shù)據(jù)的字節(jié) 數(shù)量的總和。由于本實施例是每個周期統(tǒng)計一次PCI設(shè)備寫入到系統(tǒng)存儲 器內(nèi)的數(shù)據(jù)的數(shù)據(jù)量，因此當CPU接收到字節(jié)更新通知消息后不會立即從 receive descriptor中獲取字節(jié)數(shù)量，而是等到該周期結(jié)束后才根據(jù)接收到 的字節(jié)更新通知消息從receive descriptor中獲耳又字節(jié)數(shù)量。步驟102、根據(jù)數(shù)據(jù)量和設(shè)定時間生成數(shù)據(jù)傳輸速度；
根據(jù)步驟101中統(tǒng)計出的數(shù)據(jù)量和設(shè)定時間可以生成存儲器寫交易的數(shù) 據(jù)傳輸速度。具體地，可通過7>式5戸^ = (6>^ —m/ff^8)/A/計算出數(shù)據(jù)傳輸速 度，數(shù)據(jù)傳輸速度的單位為bit/us，即存儲器寫交易過程中每微秒通過 PCI總線傳輸?shù)腷it數(shù)據(jù)量。
步驟103、判斷數(shù)據(jù)傳輸速度是否大于預(yù)先設(shè)置的PCI設(shè)備的速度門限 值，如果是則執(zhí)行步驟104，如果否則執(zhí)行步驟105;
每個PCI設(shè)備均具有其速度門限值，具體可根據(jù)PCI總線的帶寬和PCI 設(shè)備的接口標稱帶寬進行設(shè)置。具體地，設(shè)置與系統(tǒng)存儲器連接的所有PCI 設(shè)備的存儲器寫交易的速度門限值總和為PCI總線帶寬的25%，則每個PCI 設(shè)備的速度門限值為每個PCI設(shè)備的接口標稱帶寬在所有PCI設(shè)備的標稱帶 寬總和中所占比例乘以所有PCI設(shè)備的速度門限值的總和。例如，與系統(tǒng)存 儲器通過PCI總線連接的PCI設(shè)備為2個1000M以太網(wǎng)芯片，PCI總線是66M 時鐘、32位的數(shù)據(jù)總線，PCI總線帶寬為66M*32 = 2112M bit,則按照上述 方法，每個IOOOM以太網(wǎng)芯片的存儲器寫交易速度門限值為2112 M *25%/2 =264M bit。如果系統(tǒng)中只有1個IOOOM以太網(wǎng)芯片，則它的存儲器寫交易 的速度門P艮值為2112M*25%/1=528M bit。上述速度門限值的設(shè)定方法通常應(yīng) 用于與系統(tǒng)存儲器連接的所有PCH殳備的標稱帶寬總和大于PCI總線帶寬50y。 的情況。
在實際產(chǎn)品開發(fā)過程中，可根據(jù)上述方法設(shè)置速度門限值，并通過測試 結(jié)果對根據(jù)上述方法計算出來的速度門限值進行修正。通過對以太混合幀的 測試可以得出，長度在60字節(jié)到1514字節(jié)范圍內(nèi)，幀的長度呈正太分布， 在一個66M時鐘、32位的PCI總線上，收發(fā)的比特數(shù)最多不超過1000Mbit， 接收的比特數(shù)占1000M bit的一半，也就是500M bit。因此4艮據(jù)上述測試結(jié) 果可以將528M bit的計算結(jié)果修正為500M bit。有i設(shè)當前PCI總線上只有 一個1000M以太網(wǎng)芯片，則它的存儲器寫交易速度門限值就是500M bit，當有二個1000M以太網(wǎng)芯片的情況下，每個以太網(wǎng)芯片的存儲器寫交易速度門 限值就是50眼/2-250M bit;相應(yīng)地，如果PCI總線為33M時鐘、32位的數(shù) 據(jù)總線則速度門限值可以為125M bit。
步驟104、允許PCI設(shè)備與系統(tǒng)存儲器進行存儲器寫交易； 本步驟具體包括更新receive descriptor的緩沖地址信息，并向PCI 設(shè)備發(fā)送地址更新通知消息；即允許PCI設(shè)備與系統(tǒng)存儲器進行存儲器寫交 易。進一步地，PCI設(shè)備在接收到地址更新通知消息后，從系統(tǒng)存儲器或者 PCI設(shè)備中獲取更新后的receive descriptor的緩沖地址信息，并根據(jù)緩沖 地址信息向系統(tǒng)存儲器發(fā)起新的存儲器寫交易。
步驟105、拒絕PCI設(shè)備與系統(tǒng)存儲器進行存儲器寫交易； 當生成的數(shù)據(jù)傳輸速度大于速度門限值時，停止更新receive descriptor的緩沖地址信息；即拒絕PCI設(shè)備與系統(tǒng)存儲器進行存儲器寫交 易。進一步地，PCI設(shè)備未接收到地址更新通知消息，則不會向系統(tǒng)存儲器 發(fā)起存儲器寫交易，這樣限制了存儲器寫交易的速度，即限制了存儲器寫交 易占用的PCI總線帶寬。
本實施例的技術(shù)方案通過限制存儲器寫交易的數(shù)據(jù)傳輸速度限制存儲器 寫交易占用的PCI總線的帶寬，從而使PCI設(shè)備可以通過PCI總線及時獲取 系統(tǒng)存儲器讀出的數(shù)據(jù)，有效保證了存儲器讀交易的PCI總線的帶寬，避免 了大量需要PCI設(shè)備發(fā)送的數(shù)據(jù)因無法得到足夠的PCI總線帶寬而被丟棄的 問題，從而實現(xiàn)了 PCI設(shè)備接收和發(fā)送數(shù)據(jù)的平衡。
圖3為本發(fā)明實施例二提供的一種保證存儲器讀交易帶寬的裝置的結(jié)構(gòu) 示意圖，如圖3所示，該裝置包括統(tǒng)計模塊ll、生成模塊12、判斷模塊13 和控制模塊14。統(tǒng)計模塊11統(tǒng)計設(shè)定時間內(nèi)PCI設(shè)備寫入到系統(tǒng)存儲器內(nèi) 的數(shù)據(jù)的數(shù)據(jù)量，具體地，PCI設(shè)備將數(shù)據(jù)寫入到數(shù)據(jù)存儲器之后會更新 receive descriptor的長度字段中的字節(jié)數(shù)量并向統(tǒng)計模塊11發(fā)送字節(jié)更 新通知消息，統(tǒng)計模塊11在接收到PCI設(shè)備發(fā)送的字節(jié)更新通知消息后統(tǒng)計
iii殳定時間內(nèi)receive descriptor的長度字^殳中的字節(jié)數(shù)量，乂人而得出i殳定時 間內(nèi)PCI設(shè)備寫入到系統(tǒng)存儲內(nèi)的數(shù)據(jù)的數(shù)據(jù)量；生成模塊12根據(jù)統(tǒng)計模塊 11統(tǒng)計出的數(shù)據(jù)量和設(shè)定時間生成數(shù)據(jù)傳輸速度，具體地可以通過實施例一 步驟102中描述的公式得出數(shù)據(jù)傳輸速度；判斷模塊13判斷生成模塊12生 成的數(shù)據(jù)傳輸速度是否大于預(yù)先設(shè)置的PCI設(shè)備的速度門限值，具體地速度 門限值的設(shè)置可參見實施例一步驟103中的描述；控制模塊14根據(jù)判斷模塊 13判斷出的數(shù)據(jù)傳輸速度小于等于速度門限值的判斷結(jié)果允許PCI設(shè)備與系 統(tǒng)存儲器進行存儲器寫交易，或者根據(jù)判斷模塊13判斷出的數(shù)據(jù)傳輸速度大 于速度門限值的判斷結(jié)果拒絕PCI設(shè)備與系統(tǒng)存儲器進行存儲器寫交易。
進一步地，控制模塊14具體可以包括更新模塊1401和通知模塊1402。 更新模塊1401根據(jù)判斷模塊13判斷出的數(shù)據(jù)傳輸速度小于等于速度門限值 的判斷結(jié)果更新receive descriptor的^^沖地址信息，通知#莫塊1402在更 新模塊1401更新了 receive descriptor的緩沖地址信息后向PCI設(shè)備發(fā)送 地址更新通知消息。其中，receive descriptor存儲于PCI設(shè)備中或者存4諸 于系統(tǒng)存儲器中。
本實施例的技術(shù)方案通過限制存儲器寫交易的數(shù)據(jù)傳輸速度限制存儲器 寫交易占用的PCI總線的帶寬，從而使PCI設(shè)備可以通過PCI總線及時獲取 系統(tǒng)存儲器讀出的數(shù)據(jù)，有效保證了存儲器讀交易的PCI總線的帶寬，避免 了大量需要PCI設(shè)備發(fā)送的數(shù)據(jù)因無法得到足夠的PCI總線帶寬而被丟棄的 問題，從而實現(xiàn)了 PCI設(shè)備接收和發(fā)送數(shù)據(jù)的平衡。
圖4為本發(fā)明實施例三提供的一種中央處理單元的結(jié)構(gòu)示意圖，如圖4 所示，該中央處理單元包括保證存儲器讀交易帶寬的裝置，其中保證存儲器 讀交易帶寬的裝置可參見圖3中的實施例二，具體不再贅述。
本實施例的技術(shù)方案通過限制存儲器寫交易的數(shù)據(jù)傳輸速度限制存儲器 寫交易占用的PCI總線的帶寬，從而使PCI設(shè)備可以通過PCI總線及時獲取 系統(tǒng)存儲器讀出的數(shù)據(jù)，有效保證了存儲器讀交易的PCI總線的帶寬，避免了大量需要PCI設(shè)備發(fā)送的數(shù)據(jù)因無法得到足夠的PCI總線帶寬而被丟棄的 問題，從而實現(xiàn)了 PCI設(shè)備接收和發(fā)送數(shù)據(jù)的平衡。
圖5為本發(fā)明實施例四提供的一種保證存儲器讀交易帶寬的系統(tǒng)的結(jié)構(gòu) 示意圖，如圖5所示，該系統(tǒng)包括中央處理單元1、系統(tǒng)存儲器2和PCI設(shè) 備3。系統(tǒng)存儲器2和PCI設(shè)備3通過PCI總線連接。具體地，對中央處理 單元1的描述可參見圖4中的實施例三。當中央處理單元允許PCI設(shè)備3與 數(shù)據(jù)存儲器2進行存儲器寫交易時，PCI設(shè)備3與系統(tǒng)存儲器2進行存儲器 寫交易。當中央處理單元拒絕PCI設(shè)備3與數(shù)據(jù)存儲器2進行存儲器寫交易 時，PCI設(shè)備停止向系統(tǒng)存儲器發(fā)起存儲器寫交易。
本實施例的技術(shù)方案通過限制存儲器寫交易的數(shù)據(jù)傳輸速度限制存儲器 寫交易占用的PCI總線的帶寬，從而使PCI設(shè)備可以通過PCI總線及時獲取 系統(tǒng)存儲器讀出的數(shù)據(jù)，有效保證了存儲器讀交易的PCI總線的帶寬，避免 了大量需要PCI設(shè)備發(fā)送的數(shù)據(jù)因無法得到足夠的PCI總線帶寬而被丟棄的 問題，從而實現(xiàn)了PCI設(shè)備接收和發(fā)送數(shù)據(jù)的平衡。
最后應(yīng)說明的是以上實施例僅用以說明本發(fā)明的技術(shù)方案而非對其進 行限制，盡管參照較佳實施例對本發(fā)明進行了詳細的說明，本領(lǐng)域的普通技 術(shù)人員應(yīng)當理解其依然可以對本發(fā)明的技術(shù)方案進行修改或者等同替換， 而這些修改或者等同替換亦不能使修改后的技術(shù)方案脫離本發(fā)明技術(shù)方案的 并青神和范圍。
權(quán)利要求
1、一種保證存儲器讀交易帶寬的方法，其特征在于，包括統(tǒng)計設(shè)定時間內(nèi)PCI設(shè)備寫入到系統(tǒng)存儲器內(nèi)的數(shù)據(jù)的數(shù)據(jù)量；根據(jù)所述數(shù)據(jù)量和所述設(shè)定時間生成數(shù)據(jù)傳輸速度；判斷所述數(shù)據(jù)傳輸速度是否大于預(yù)先設(shè)置的所述PCI設(shè)備的速度門限值；如果所述數(shù)據(jù)傳輸速度小于等于所述速度門限值，允許所述PCI設(shè)備與所述系統(tǒng)存儲器進行存儲器寫交易；如果所述數(shù)據(jù)傳輸速度大于所述速度門限值，拒絕所述PCI設(shè)備與所述系統(tǒng)存儲器進行存儲器寫交易。
2、 根據(jù)權(quán)利要求1所述的方法，其特征在于，所述統(tǒng)計設(shè)定時間內(nèi)PCI 設(shè)備寫入到系統(tǒng)存儲器內(nèi)的數(shù)據(jù)的數(shù)據(jù)量具體包括在接收到PCI設(shè)備發(fā)送的字節(jié)更新通知消息后統(tǒng)計設(shè)定時間內(nèi)接收描述 符號receive descriptor的長度字段中的字節(jié)數(shù)量。
3、 根據(jù)權(quán)利要求1所述的方法，其特征在于，所述允許所述PCI設(shè)備與 所述系統(tǒng)存儲器進行存儲器寫交易包括更#斤receive descriptor的纟差沖;也iiM言息； 向所述PCI設(shè)備發(fā)送地址更新通知消息。
4、 根據(jù)權(quán)利要求2或3所述的方法，其特征在于，所述receive descriptor存儲于所述PCI設(shè)備中或者存儲于所述系統(tǒng)存儲器中。
5、 根據(jù)權(quán)利要求1所述的方法，其特征在于，所述PCI設(shè)備的速度門限 值根據(jù)PCI總線的帶寬和PCI設(shè)備的接口標稱帶寬進行設(shè)置。
6、 一種保證存儲器讀交易帶寬的裝置，其特征在于，包括 統(tǒng)計模塊，用于統(tǒng)計設(shè)定時間內(nèi)PCI設(shè)備寫入到系統(tǒng)存儲器內(nèi)的數(shù)據(jù)的數(shù)據(jù)量；生成模塊，用于根據(jù)所述數(shù)據(jù)量和所述設(shè)定時間生成數(shù)據(jù)傳輸速度；判斷模塊，用于判斷所述數(shù)據(jù)傳輸速度是否大于預(yù)先設(shè)置的所述PCI設(shè)備的速度門限值；控制模塊，用于根據(jù)所述數(shù)據(jù)傳輸速度小于等于所述速度門限值的判斷結(jié)果允許所述PCI設(shè)備與所述系統(tǒng)存儲器進行存儲器寫交易，或者根據(jù)所述 數(shù)據(jù)傳輸速度大于所述速度門限值的判斷結(jié)果，拒絕所述PCI設(shè)備與所述系 統(tǒng)存儲器進行存儲器寫交易。
7、 根據(jù)權(quán)利要求6所述的裝置，其特征在于，所述控制模塊包括 更新才莫塊，用于更新receive descriptor的緩沖地址信息； 通知模塊，用于向所述PCI設(shè)備發(fā)送地址更新通知消息。
8、 根據(jù)權(quán)利要求6所述的裝置，其特征在于，所述PCI設(shè)備的速度門限 值根據(jù)PCI總線的帶寬和PCI設(shè)備的接口標稱帶寬進行設(shè)置。
9、 一種中央處理單元，其特征在于，包括權(quán)利要求6至8任一所述的保證存儲器讀交易帶寬的裝置。
10、 一種保證存儲器讀交易帶寬的系統(tǒng)，包括中央處理單元、系統(tǒng)存儲 器和PCI設(shè)備，其特征在于，所述中央處理單元包括權(quán)利要求6至8任一所述的保證存儲器讀交易帶 寬的裝置；所述PCI設(shè)備，用于當所述中央處理單元允許所述PCI設(shè)備與所述數(shù)據(jù) 存儲器進行存儲器寫交易時，與所述系統(tǒng)存儲器進行存儲器寫交易。
全文摘要
本發(fā)明公開了一種保證存儲器讀交易帶寬的方法、裝置和中央處理單元。保證存儲器讀交易帶寬的方法包括統(tǒng)計設(shè)定時間內(nèi)PCI設(shè)備寫入到系統(tǒng)存儲器內(nèi)的數(shù)據(jù)的數(shù)據(jù)量；根據(jù)所述數(shù)據(jù)量和所述設(shè)定時間生成數(shù)據(jù)傳輸速度；判斷所述數(shù)據(jù)傳輸速度是否大于預(yù)先設(shè)置的所述PCI設(shè)備的速度門限值；如果否，允許所述PCI設(shè)備與所述系統(tǒng)存儲器進行存儲器寫交易；如果是，拒絕所述PCI設(shè)備與所述系統(tǒng)存儲器進行存儲器寫交易。本發(fā)明的技術(shù)方案通過限制存儲器寫交易的數(shù)據(jù)傳輸速度限制存儲器寫交易占用的PCI總線的帶寬，從而使PCI設(shè)備可以通過PCI總線及時獲取系統(tǒng)存儲器讀出的數(shù)據(jù)，有效保證了存儲器讀交易的PCI總線的帶寬。
文檔編號G06F13/20GK101576865SQ200910085889
公開日2009年11月11日 申請日期2009年6月3日 優(yōu)先權(quán)日2009年6月3日
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