專(zhuān)利名稱(chēng)：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件和半導(dǎo)體存儲(chǔ)器件，特別是涉及非易失性 存儲(chǔ)器和搭載非易失性存儲(chǔ)器的系統(tǒng)LSI (微型計(jì)算機(jī))。
背景技術(shù)：
以高速、高集成度的非易失性存儲(chǔ)器為目標(biāo)，相變存儲(chǔ)器的開(kāi)發(fā) 正在不斷發(fā)展。關(guān)于相變存儲(chǔ)器，在非專(zhuān)利文獻(xiàn)l、 2、 3和專(zhuān)利文獻(xiàn) 1中有描述。例如如非專(zhuān)利文獻(xiàn)l所述，在相變存儲(chǔ)器中，稱(chēng)作硫?qū)?化物材料的相變材料利用根據(jù)狀態(tài)，電阻變化，存儲(chǔ)信息。通過(guò)流過(guò) 電流，發(fā)熱，使?fàn)顟B(tài)變化，進(jìn)行相變電阻的改寫(xiě)。通過(guò)保持在比較高 的溫度，進(jìn)行稱(chēng)作復(fù)位(RESET)動(dòng)作的高電阻化(非晶體化)，通 過(guò)在充分的期間中保持在比較低的溫度，進(jìn)行稱(chēng)作設(shè)置(SET)動(dòng)作 的低電阻化(結(jié)晶化)。在不使相變電阻的狀態(tài)變化的范圍中流過(guò)電 流，進(jìn)行相變材料的讀出動(dòng)作。
在非專(zhuān)利文獻(xiàn)2中和專(zhuān)利文獻(xiàn)l中，描述相變電阻的特性。在非 專(zhuān)利文獻(xiàn)3中描述由相變電阻和NMOS晶體管構(gòu)成的存儲(chǔ)單元。
在這些文獻(xiàn)中，不停留在高速的ROM (Read-only Memory)， 也描述非易失性RAM (Random Access Memory)的可能性，也提及 具有ROM和RAM的功能的集成存儲(chǔ)器。相變存儲(chǔ)器中，相變電阻 的電極面積小時(shí)用小的電力就使相變電阻進(jìn)行相變，所以容易定標(biāo)。 另外，相變電阻大幅度變化，所以能實(shí)現(xiàn)高速的讀出動(dòng)作。從這些理 由期待基于相變存儲(chǔ)器的高速非易失性存儲(chǔ)器的實(shí)現(xiàn)。[非專(zhuān)利文獻(xiàn)12002 IEEE International Solid-State Circuits Conference, Digest of Technical Papers, pp. 202-203.2003 Non-Volatile Semiconductor Memory Workshop, Digest of Technical Papers, pp. 91-92.
[專(zhuān)利文獻(xiàn)1特開(kāi)2003-100084號(hào)公才艮

發(fā)明內(nèi)容
本發(fā)明者在進(jìn)行本發(fā)明時(shí)，研究把相變?cè)c微型計(jì)算機(jī)混載使 用。當(dāng)與微型計(jì)算機(jī)混載使用時(shí)，為了減小相變存儲(chǔ)塊的面積，考慮
相變存儲(chǔ)塊中使用的中使用的MOS晶體管使用微型計(jì)算機(jī)的中央處 理單元等中使用的最小加工尺寸的MOS晶體管。但是，最小加工尺
寸的MOS晶體管有必要使用中央處理單元等中使用的核心電壓(例 如1.2V)。這是因?yàn)槿绻麑?duì)MOS晶體管供給比核心電壓還高的電壓， 則在耐壓的關(guān)系上，有可能破壞MOS晶體管。但是，注意到如果使 用中央處理單元等中使用的MOS晶體管，則電流只產(chǎn)生40微安培左 右，需要比較大的電流的復(fù)位動(dòng)作變得困難。因此，為了提高提供給 相變?cè)碾妷海缛绻褂幂斎胼敵鲭娐分惺褂玫哪蛪焊叩腗OS 晶體管，則面積增大。
另外，在SET時(shí)需要比RESET時(shí)更小的電流，在讀出時(shí)，需要 比SET時(shí)更小的電流，但是在中央處理單元等中使用的最小加工尺寸 的MOS晶體管的電流偏移大，所以難以控制電壓的外加，從而使各 工作電流不重復(fù)。因此，在SET時(shí)誤寫(xiě)入RESET數(shù)據(jù)、在讀入、讀 出時(shí)數(shù)據(jù)破壞成為問(wèn)題。
如上所述，盡管相變存儲(chǔ)塊根據(jù)流向相變?cè)碾娏鞯拇笮∈蛊?電阻變化，從而存儲(chǔ)信息，但是如果對(duì)利用相變?cè)拇鎯?chǔ)塊使用微 型計(jì)算機(jī)等中使用的MOS晶體管，則難以取得大的電流，需要比較 大的電流的復(fù)位動(dòng)作變得困難。另外，因?yàn)榇嬖贛OS晶體管筆記的電流偏移，所以在設(shè)置動(dòng)作時(shí)流向相變?cè)碾娏髦岛蛷?fù)位動(dòng)作時(shí)流 向相變?cè)碾娏髦抵g必須取大的差額。
在本說(shuō)明書(shū)中描述的發(fā)明中，如果要簡(jiǎn)單地說(shuō)明有代表性的概 要，則如下所述。
第一在于，具有存儲(chǔ)單元和輸入輸出電路，使存儲(chǔ)單元中使用的
MOS晶體管的閾值電壓的絕對(duì)值比輸入輸出電路中使用的MOS晶體 管的閾值電壓的絕對(duì)值小。更希望存儲(chǔ)單元中使用的MOS晶體管的 閾值電壓的絕對(duì)值比中央處理單元中使用的MOS晶體管的閾值電壓 的絕對(duì)值小。
第二在于，對(duì)于存儲(chǔ)單元設(shè)置在與字線相同的方向延伸的源線， 對(duì)所述源線設(shè)置源驅(qū)動(dòng)器電路。更希望所述源線在讀出動(dòng)作時(shí)為比接 地電位高的電位。
第三在于，在對(duì)于存儲(chǔ)信息的存儲(chǔ)單元的設(shè)置動(dòng)作時(shí)和復(fù)位動(dòng)作 時(shí)，使流向源線和位線的電流方向變化。
第四在于，在待機(jī)時(shí)對(duì)連接在存儲(chǔ)單元上的字線供給負(fù)電壓。
第五在于，在對(duì)于存儲(chǔ)單元的讀出動(dòng)作時(shí)，對(duì)位線供給比寫(xiě)入時(shí) 供給的電壓還小的電壓。
第六在于，對(duì)于存儲(chǔ)單元設(shè)置與在與字線相同的方向延伸的源 線，使連接在源線上的存儲(chǔ)單元的數(shù)比連接在位線上的存儲(chǔ)單元的數(shù) 多。
第七在于，采用設(shè)置全局位線，在所述全局位線上連接多條位線 的結(jié)構(gòu)。
第八在于，任意組合第一 第七結(jié)構(gòu)。 根據(jù)本發(fā)明，就能實(shí)現(xiàn)低電壓條件下的穩(wěn)定工作。


下面簡(jiǎn)要說(shuō)明附圖。
圖l是表示應(yīng)用本發(fā)明的微型計(jì)算機(jī)的框圖。 圖2是圖1的微型計(jì)算機(jī)的要部的概念圖。要部的動(dòng)作波形圖。
圖4是圖2所示的定時(shí)器電路的電路框圖。
圖5是表示圖2所示的存儲(chǔ)塊的一個(gè)實(shí)施例的電路圖。
圖6是表示圖2的存儲(chǔ)塊中使用的存儲(chǔ)單元的電路圖。
圖7是圖l所示的微型計(jì)算機(jī)的截面的概念圖的一個(gè)例子。
圖8是圖1所示的微型計(jì)算機(jī)的截面的概念圖的其他例子
圖9是圖5所示的存儲(chǔ)塊的動(dòng)作波形圖。
圖IO是表示圖2所示的存儲(chǔ)塊的一個(gè)實(shí)施例的電路圖。
圖ll是表示圖IO所示的存儲(chǔ)塊的動(dòng)作波形圖。
圖12是示圖2所示的存儲(chǔ)塊的一個(gè)實(shí)施例的電路圖。
圖13是表示圖12所示的存儲(chǔ)塊的動(dòng)作波形圖。
圖14是示圖2所示的存儲(chǔ)塊的一個(gè)實(shí)施例的電路圖。
圖15是表示圖14所示的存儲(chǔ)塊的動(dòng)作波形圖。
圖16是表示圖2所示的存儲(chǔ)塊的一個(gè)實(shí)施例的電路圖。
圖17是表示圖16所示的存儲(chǔ)塊的動(dòng)作波形圖。
圖18是表示圖16所示的存儲(chǔ)塊的動(dòng)作波形圖。
圖19是表示圖2所示的存儲(chǔ)塊的一個(gè)實(shí)施例的電路圖。
圖20是表示圖2所示的存儲(chǔ)塊中的布局的圖。
圖21是表示圖2所示的存儲(chǔ)塊中的布局的圖,。
圖22是表示圖2所示的存儲(chǔ)塊中的布局的圖。
圖23是表示圖1的微型計(jì)算機(jī)的要部的概念圖。
圖24是圖23所示的微型計(jì)算機(jī)的要部的動(dòng)作波形圖。
圖25是表示圖2所示的存儲(chǔ)塊的一個(gè)實(shí)施例的電路圖。
圖26是表示圖25所示的存儲(chǔ)塊的動(dòng)作波形圖。
圖27是表示圖2所示的存儲(chǔ)塊的一個(gè)實(shí)施例的電路圖。
圖28是表示圖27所示的存儲(chǔ)塊的動(dòng)作波形圖。
圖29是存儲(chǔ)器陣列的平面圖和剖視圖。
圖30是表示圖2所示的存儲(chǔ)塊的一個(gè)實(shí)施例的電路圖。
圖31是表示圖29所示的存儲(chǔ)塊的動(dòng)作波形圖。符號(hào)說(shuō)明
10、 20—系統(tǒng)LSI; 100、 110、 120、 130、 200、 210—存儲(chǔ)塊； 102、 103、 111、 112、 115、 116—字驅(qū)動(dòng)器電路；104、 105、 106、 107、 134、 135、 136、 137、 一預(yù)充電電路；108、 109、 150、 151—寫(xiě)入和 讀出電路；138、 139、 140、 141—放電電路；142、 143、 144、 145—Y 開(kāi)關(guān)電路；ADD—地址；ADEC—譯碼電路；AND—與電路；ARRAY— 存儲(chǔ)器陣列；BL—位線；CELL—存儲(chǔ)單元；CKJMEM—存儲(chǔ)專(zhuān)用時(shí) 鐘；CKINV—寫(xiě)入電路或與電路；CLR—清除信號(hào)；CMP—比較電路； CNT—控制信號(hào)；CNTL—控制電路；CONTROL—控制電路；CPU— 中央處理單元；DC—控制信號(hào)；FF—門(mén)閂電路；INV—倒相電路；IO— 輸入輸出電路；MEM—CNT—^^儲(chǔ)器控制器；MN—N溝道型MOS晶 體管；MP—P溝道型MOS晶體管；NWELL~N井；n+—擴(kuò)散層； p+一擴(kuò)散層；pc—控制信號(hào)；PCM—存儲(chǔ)元件；PWELL—P井； RDATA—讀出數(shù)據(jù)；RDARAI—讀出的數(shù)據(jù)；RE—讀出允許信號(hào)； RESEREND—控制信號(hào)；RS—控制信號(hào)；SA—控制信號(hào)；SETEND— 控制信號(hào)；SIO—柵極氧化膜；SL""源線；SRAM—存儲(chǔ)器；TF、 TR— 轉(zhuǎn)變時(shí)間；TIMER—RESET—定時(shí)器電路；TIMER—SET—定時(shí)器電 路；VWDS—電源線；VSL""電源線uVBL—電源線；VREF—電源線； WCH—比較結(jié)果；WDATA—寫(xiě)入數(shù)據(jù)；WDATAI—寫(xiě)入數(shù)據(jù)；WE— 寫(xiě)入允許信號(hào)；WL—字線；YSWT、 YSWB—控制信號(hào)；YSRT、 YSRB—控制信號(hào)；YS—AMP—控制信號(hào)；AMP—與電路；HMP—開(kāi) 關(guān)；YSW—控制信號(hào)；HBUF—寫(xiě)入電路；RD、 RDB—控制信號(hào)； GSA—全局讀出電路；GWA—全局寫(xiě)入電路；164、 165、 166、 167— 寫(xiě)入用Y開(kāi)關(guān)電路；CNTC^^點(diǎn)；VIA—轉(zhuǎn)接孔；Vrd—電源線。
具體實(shí)施例方式
下面，參照

本發(fā)明的半導(dǎo)體存儲(chǔ)器件的適合的幾個(gè)事 例。構(gòu)成實(shí)施例的各功能塊的電路元件并未特別限制，但是通過(guò)公開(kāi)
12的CMOS (互補(bǔ)MOS晶體管)的集成電路技術(shù)，形成在單晶硅那樣 的一個(gè)半導(dǎo)體襯底上。在附圖中，未特別記述MOS晶體管的襯底電 位的連接，但是如果是MOS晶體管可正常工作的范圍，就未特別限 定該連接方法。另外，在未特別提及時(shí)，信號(hào)的低電平為"L"，高電 平為"H"。
圖1是應(yīng)用本發(fā)明的單片微型計(jì)算機(jī)10的一例。未特別限制單 片微型計(jì)算機(jī)，但是包含中央處理單元CPU、中斷控制電路INTC、 利用相變?cè)?兆字節(jié)的存儲(chǔ)塊PCROM、 1千字節(jié)的內(nèi)存RAM、定 時(shí)器TIM、串行通信接口 SCI、 A/D轉(zhuǎn)換器ADC、第一~第9輸入輸 出端口 IOPl~IOP9、時(shí)鐘脈沖發(fā)生器CPG,通過(guò)公開(kāi)的半導(dǎo)體制造 技術(shù)形成在一個(gè)半導(dǎo)體襯底上。
中央處理單元CPU、中斷控制電路INTC、 4兆字節(jié)的相變存儲(chǔ) 器PCROM、 1千字節(jié)的內(nèi)存RAM、定時(shí)器TIM、 SCI、 A/D轉(zhuǎn)換器 ADC、第一~第9輸入輸出端口 IOPl~IOP9通過(guò)內(nèi)部總線1000相 互連接，通過(guò)中央處理單元CPU的控制進(jìn)行讀寫(xiě)。所述內(nèi)部總線1000 包含地址總線、數(shù)據(jù)總線、讀出信號(hào)、寫(xiě)入信號(hào)、功能塊選擇信號(hào)、 系統(tǒng)時(shí)鐘。系統(tǒng)時(shí)鐘以未圖示的晶振為基準(zhǔn)，由時(shí)鐘脈沖發(fā)生器CPG 適當(dāng)生成。另夕卜，也能不連接晶振，輸入外部時(shí)鐘。電壓發(fā)生電路VGEN 接受外部電壓VDDC (例如1.2V)，提供相變存儲(chǔ)器PCROM使用的 電壓。須指出的是，在本實(shí)施例中，外部電壓提供VDDC和VDDI(例 如3.3V) ， VDDC提供給中央處理單元CPU, VDDI提供給輸入輸出 電路IO。須指出的是，當(dāng)從外部只供給一種電壓時(shí)，可以把由電壓發(fā) 生電路VGEN產(chǎn)生的電壓提供給中央處理單元CPU等電路塊。
中斷控制電路INTC控制來(lái)自定時(shí)器TIM、串行通信接口 SCI、 A/D轉(zhuǎn)換器730的中斷要求信號(hào)，對(duì)CPU要求中斷。在地址總線輸出、 數(shù)據(jù)總線輸入輸出、總線控制信號(hào)輸入輸出、中斷要求信號(hào)輸入輸出 中兼用輸入輸出端口 IOPl~IOP9。通過(guò)工作;f莫式和軟件，選擇這些 兼用功能。另外，各輸入輸出端口 10Pl IOP9通過(guò)輸入輸出電路I0 連接在外部端子上。另外，對(duì)輸入輸出電路IO供給比提供給中央處理單元CPU等的內(nèi)部電路的電壓還高的電壓。
圖2是表示用于說(shuō)明本發(fā)明的所述單片微型計(jì)算機(jī)的要部的概念 閨。圖2中表示使用相變?cè)?gòu)成的存儲(chǔ)塊100、控制存儲(chǔ)塊100的 存儲(chǔ)器控制器MEM—CNT、門(mén)閂電路(FF0、 FF1、 FF2、 FF3)、中 央處理單元CPU、輸入輸出電路IO。
后面說(shuō)明存儲(chǔ)塊100的細(xì)節(jié)。存儲(chǔ)器控制器MEM—CNT由控制 電路CONTROL、用于確認(rèn)是否正確寫(xiě)入數(shù)據(jù)的比較電路CMP構(gòu)成。 在控制電路CONTROL中包含計(jì)測(cè)寫(xiě)入動(dòng)作即讓存儲(chǔ)單元低電阻化 的i殳置動(dòng)作的時(shí)間的定時(shí)器電路TIMER一SET和計(jì)測(cè)讓存儲(chǔ)單元高電 阻化的復(fù)位動(dòng)作的時(shí)間的定時(shí)器電路TIMER_RESET。存儲(chǔ)器控制器 MEM_CNT取得寫(xiě)入數(shù)據(jù)WDATA和寫(xiě)入允許信號(hào)WE、讀出允許信 號(hào)RE，聲稱(chēng)寫(xiě)入數(shù)據(jù)WDATAI和控制信號(hào)CNT，控制存儲(chǔ)塊100。 定時(shí)器電路TIMER_SET把使設(shè)置動(dòng)作結(jié)束的控制信號(hào)SETEND向 存儲(chǔ)塊100輸出，定時(shí)器電路TIMER_RESET把使復(fù)位動(dòng)作結(jié)束的 控制信號(hào)RESETEND向存儲(chǔ)塊100輸出。比較電路CMP比較由存儲(chǔ) 塊100讀出的RDARAI和寫(xiě)入數(shù)據(jù)WDATAI，輸出比較結(jié)果WCH。 在門(mén)閂電路(FF0、 FF1、 FF2、 FF3)中輸入由圖1的時(shí)鐘發(fā)生電路 CPG生成的存儲(chǔ)器專(zhuān)用時(shí)鐘CK_MEM。
下面參照?qǐng)D3說(shuō)明動(dòng)作。首先處于待機(jī)狀態(tài)STANDBY。接著在 寫(xiě)入周期WRITE中寫(xiě)入數(shù)據(jù)。地址ADD、寫(xiě)入數(shù)據(jù)WDATA、寫(xiě)入 允許信號(hào)WE從中央處理單元CPU提供給門(mén)閂電路(FF0、FF1、FF2 )， 如果存儲(chǔ)器專(zhuān)用時(shí)鐘CK_MEM從"L"變?yōu)?H"，則地址ADD取入存 儲(chǔ)塊100中，寫(xiě)入數(shù)據(jù)WDATA、寫(xiě)入允許信號(hào)WE取入存儲(chǔ)器控制 器MEM—CNT中。存儲(chǔ)器控制器MEM_CNT生成寫(xiě)入數(shù)據(jù)WDATAI 和控制信號(hào)CNT，發(fā)送給存儲(chǔ)塊IOO，從而開(kāi)始存儲(chǔ)塊100中的寫(xiě)入 動(dòng)作。在本說(shuō)明書(shū)中，寫(xiě)入周期WRITE劃分為設(shè)置周期和復(fù)位周期。 首先進(jìn)行設(shè)置動(dòng)作，通過(guò)定時(shí)器電路TIMER_SET計(jì)測(cè)SET時(shí)間。 如果經(jīng)過(guò)所需的計(jì)測(cè)SET時(shí)間，就把設(shè)置動(dòng)作結(jié)束信號(hào)SETEND發(fā) 送4存儲(chǔ)塊100,從而在存儲(chǔ)塊100中結(jié)束設(shè)置動(dòng)作，開(kāi)始復(fù)位動(dòng)作。同時(shí)開(kāi)始由定時(shí)器電路TIMER_RESET開(kāi)始RESET時(shí)間的計(jì)測(cè)，如 果經(jīng)過(guò)所需的時(shí)間，就把復(fù)位動(dòng)作結(jié)束信號(hào)SETEND發(fā)送給存儲(chǔ)塊 100，從而結(jié)束存儲(chǔ)塊100中的復(fù)位動(dòng)作。然后，按照必要，為了確認(rèn) 是否正確進(jìn)行寫(xiě)入，進(jìn)行校驗(yàn)動(dòng)作。在校驗(yàn)動(dòng)作中，從存儲(chǔ)塊100讀 出寫(xiě)入的數(shù)據(jù)，用比較電路CMP比較讀出的數(shù)據(jù)RDATAI和寫(xiě)入數(shù) 據(jù)WDATAI，當(dāng)一致時(shí)，WCH從"L"變?yōu)?H"，確認(rèn)正確地寫(xiě)入。如 果不一致時(shí)，再度進(jìn)行寫(xiě)入。如果正確進(jìn)行寫(xiě)入，就把寫(xiě)入結(jié)束信號(hào) WEND發(fā)送給中央處理單元CPU。須指出的是，校驗(yàn)動(dòng)作能刪除， 此時(shí)比較電路CMP能刪除。
在READ周期中讀出數(shù)據(jù)。地址ADD和讀出允許信號(hào)RE從中 央處理單元CPU提供給門(mén)閂電路(FF0、 FF3)，如果存儲(chǔ)器專(zhuān)用時(shí) 鐘CKJN1EM從"L"變?yōu)?H"，則地址ADD取入存儲(chǔ)塊100中，讀出 允許信號(hào)RE取入到存儲(chǔ)器控制器MEM_CNT中。存儲(chǔ)器控制器 MEM—CNT生成控制信號(hào)CNT，發(fā)送給存儲(chǔ)塊100，從而開(kāi)始存儲(chǔ)塊 100的讀出動(dòng)作。讀出的數(shù)據(jù)RDATAI經(jīng)由存儲(chǔ)器控制器MEM—CNT 發(fā)送給中央處理單元CPU,讀出動(dòng)作結(jié)束。須指出的是，WRITE動(dòng) 作和READ動(dòng)作當(dāng)然沒(méi)必要連續(xù)。
接著圖4表示圖1所示的定時(shí)器電路(TIMER_SET 、 -TIMER—RESET )的細(xì)節(jié)。定時(shí)器電路TIMER—SET成為串聯(lián)n個(gè)雙 穩(wěn)態(tài)多諧振蕩器電路FF—A的電路。另外，定時(shí)器電路TIMER_RESET 成為串聯(lián)m個(gè)雙穩(wěn)態(tài)多諧振蕩器電路FF一B的電路。在雙穩(wěn)態(tài)多諧振 蕩器電路FF中，當(dāng)清除信號(hào)端子CLR為"L"電平時(shí)，總向輸出端子 Q輸出"L"電平。當(dāng)清除信號(hào)端子CLR為"H"時(shí)，時(shí)鐘端子CK如果 從"L"變?yōu)?H"，就把輸入端子D的直向輸出端子Q輸出。在各雙穩(wěn) 態(tài)多諧振蕩器電路FF中，輸出端子Q通過(guò)倒相電路INV連接在輸入 端子D上。在定時(shí)器電路TIMER—SET的第一級(jí)雙穩(wěn)態(tài)多諧振蕩器電 路FF—A_0和定時(shí)器電路TIMER—RESET的第 一級(jí)雙穩(wěn)態(tài)多諧振蕩器 電路FF_B_0的時(shí)鐘端子CK上輸入來(lái)自中央處理單元CPU的基本時(shí) 鐘信號(hào)CKj:PU。在其他雙穩(wěn)態(tài)多諧振蕩器電路FF中，在對(duì)鐘端子
15CK上連接前級(jí)的雙穩(wěn)態(tài)多諧振蕩器電路的輸出端子Q。在定時(shí)器電 路TIMER_SET雙穩(wěn)態(tài)多諧振蕩器電路FF_A的清除信號(hào)端子CLR 上連接清除信號(hào)CLR_CPU。定時(shí)器電路TIMER—SET的最終級(jí)的雙 穩(wěn)態(tài)多諧振蕩器電路FF一A—n的輸出變?yōu)镾ETEND。另外，在定時(shí)器 電路TIMER一RESET的雙穩(wěn)態(tài)多諧振蕩器電路FF一B的清除信號(hào)端子 CLR上連接SETEND信號(hào)。
在定時(shí)器工作之前，清除信號(hào)CLR—CPU是"L"，如果變?yōu)?H"， 就用定時(shí)器電路TIMER一SET開(kāi)始SET時(shí)間的計(jì)測(cè)。如果基本時(shí)鐘 信號(hào)CK—CPU轉(zhuǎn)變2n-l次，則控制信號(hào)SETEND從"L"變?yōu)?H"， 輸出SET結(jié)束時(shí)刻。因此有必要預(yù)先設(shè)定n的值，從而能取得所需的 SET時(shí)間。如果控制信號(hào)SETEND從"L"變?yōu)?H"，則這次用定時(shí)器 電路TIMER—RESET開(kāi)始RESET時(shí)間的計(jì)測(cè)。如果基本時(shí)鐘信號(hào) CKj:PU轉(zhuǎn)變2m-l次，則控制信號(hào)RESETEND從"L"變?yōu)?H"，輸 出RESET結(jié)束時(shí)刻。因此，有必要預(yù)先設(shè)定m的值，從而能取得所 需的RESET時(shí)間。
這樣使用定時(shí)器進(jìn)行設(shè)置動(dòng)作和復(fù)位動(dòng)作，通過(guò)使流向存儲(chǔ)元件 的時(shí)間不同，能防止錯(cuò)誤動(dòng)作。
〈存儲(chǔ)單元中使用得MOS晶體管的閾值>
接著參照?qǐng)D5詳細(xì)說(shuō)明存儲(chǔ)塊100。存儲(chǔ)器陣列ARRAY由多條 字線WL和多條位線BL構(gòu)成，在字線WL和位線BL的交點(diǎn)連接存 儲(chǔ)單元CELL。各存儲(chǔ)單元CELL如用存儲(chǔ)單元CELL00例示的那樣， 在節(jié)點(diǎn)Nl連接字線，在節(jié)點(diǎn)N2連接位線，在節(jié)點(diǎn)N3連接接地電位。 圖6表示各存儲(chǔ)單元CELL的細(xì)節(jié)。存儲(chǔ)單元分別由N溝道型MOS 晶體管MN00和存儲(chǔ)元件PCMOO構(gòu)成。存儲(chǔ)元件PCMOO例如是稱(chēng) 作相變?cè)脑?，其特征在于例如在結(jié)晶狀態(tài)下，為1 Kll ~ 10 左右的低電阻，在非晶體狀態(tài)下為100 IOl以上的高電阻。此外存儲(chǔ) 元件PCMOO通過(guò)作用于存儲(chǔ)元件的溫度能使其狀態(tài)變化。具體而言， 通過(guò)對(duì)存儲(chǔ)元件作用高溫，變?yōu)榉蔷w狀態(tài)，通過(guò)作用低溫，變?yōu)榻Y(jié) 晶狀態(tài)。存儲(chǔ)元件PCMOO變?yōu)榉蔷w狀態(tài)，還是變?yōu)榫w狀態(tài)，通過(guò)變更流向存儲(chǔ)元件PCMOO的電流值和電流流向存儲(chǔ)元件PCMOO 的時(shí)間，變更存儲(chǔ)元件PCMOO的狀態(tài)。存儲(chǔ)元件PCMOO未特別限制， 但是使用稱(chēng)作硫?qū)倩锊牧系南嘧儾牧稀Ｗ鳛榱驅(qū)倩锊牧嫌蠫eSbTe
(鍺銻碲)和ZeTn (鋅碲)。在N溝道型MOS晶體管MNOO的柵極 上通過(guò)節(jié)點(diǎn)1N1連接字線WLO，控制N溝道型MOS晶體管，從而選 擇狀態(tài)下，為導(dǎo)通狀態(tài)，在非選擇狀態(tài)下，為斷開(kāi)狀態(tài)。另外，本實(shí) 施例的存儲(chǔ)元件根據(jù)存儲(chǔ)元件PCMOO的電阻值，換言之，流向位線 和源線的電流值的大小，讀出信息。因此，可以如圖(a)所示，存儲(chǔ) 元件PCMOO的一方端子通過(guò)節(jié)點(diǎn)N3連接在接地電位上，也可以如圖
(b )所示，存儲(chǔ)元件PCMOO的一方端子通過(guò)節(jié)點(diǎn)N2連接在位線上。 如果使用(b)所示的存儲(chǔ)單元，則N溝道型MOS晶體管的柵極直接 連接在接地電位上，所以N溝道型MOS晶體管的柵極和源極的電壓 增大，能取得比(a)的存儲(chǔ)單元還大的電流。須指出的是，在本說(shuō)明 書(shū)中，只要未特別提到，使用(a)所示的存儲(chǔ)單元。
在字線WL上連接字驅(qū)動(dòng)器電路(102、 103)。例如字驅(qū)動(dòng)器電 路102由倒相電路INVO構(gòu)成，才艮據(jù)譯碼電路ADEC的數(shù)據(jù)選擇一條 字線WL。
在位線BL上連接預(yù)充電電路(104、 105、 106、 107)。具體而 言，預(yù)充電電路104由P溝道型MOS晶體管MP20構(gòu)成，在漏極上 連接位線BLO，在柵極上連接控制信號(hào)PCO，在源極上連接電源電位 線。另外，預(yù)充電電路(104、 105、 106、 107)每隔一個(gè)，連接在控 制信號(hào)線PCO、 PC1上。因此，每隔一個(gè)地控制并行讀出、寫(xiě)入的位 線BL。即與進(jìn)行讀出動(dòng)作或?qū)懭雱?dòng)作的存儲(chǔ)單元相鄰的存儲(chǔ)單元一 定變?yōu)榉沁x擇狀態(tài)。據(jù)此，產(chǎn)生熱的存儲(chǔ)單元變?yōu)楦粢粋€(gè)，能防止局 部產(chǎn)生熱，能提高半導(dǎo)體集成電路的穩(wěn)定動(dòng)作。
在位線上還連接寫(xiě)入和讀出電路。例如，寫(xiě)入和讀出電路由對(duì)位 線BLO、 BL1的寫(xiě)入電路WTC、讀出位線BLO的數(shù)據(jù)的讀出放大器 150、讀出位線BL1的數(shù)據(jù)的讀出放大器151構(gòu)成。在寫(xiě)入和讀出電 路中，輸出輸出數(shù)據(jù)RDATAIO，輸入寫(xiě)入數(shù)據(jù)WDATAIO?？刂齐娐稢NTL從存儲(chǔ)器控制器MEM—CNT接收控制信號(hào) (SETEND、 RESETEND、 YADD、 CNT)，生成控制信號(hào)(RS、 PC、 YSW、 YSR)。
圖7表示本發(fā)明的剖視圖。表示存儲(chǔ)單元CELL內(nèi)使用的N溝 道型MOS晶體管MN_MEN_LVT;存儲(chǔ)器的外圍電路和中央處理單 元CPU、門(mén)閂電路FF等核心電路中使用的N溝道型MOS晶體管 MN—CORE和P溝道型MOS晶體管MP_CORE;輸入輸出電路IO 中使用N溝道型MOS晶體管MN_IO和P溝道型MOS晶體管 MP_IO。存儲(chǔ)單元CELL和核心電路中使用的晶體管的柵極氧化膜 (SIOO、 SIOl、 SI02)的厚度制造為相等，制造為比輸入輸出電路IO 中使用的晶體管的柵極氧化膜(SI03、 SI04)的厚度還薄的構(gòu)造。另 外，制造為柵極氧化膜(SIOO、 SIOl、 SI02)的橫向長(zhǎng)度(溝道長(zhǎng)度) 相等，比輸入輸出電路IO中使用的晶體管的柵極氧化膜(SI03、 SI04) 的橫向長(zhǎng)度還短的構(gòu)造。另外，只要在輸入輸出電路IO中使用，就 在N溝道型MOS晶體管MN_IO和P溝道型MOS晶體管MP_IO的 源漏間供給高電壓(例如3.3V)，存儲(chǔ)單元CELL內(nèi)使用的N溝道 型MOS晶體管MN一MEM一LVT、存儲(chǔ)器的外圍電路和中央處理單元 CPU、門(mén)閂電路FF等核心電路中使用的N溝道型MOS晶體管 MN一CORE和P溝道型MOS晶體管MP_CORE的源漏間最大供給比 提供給輸入輸出電路IO的電壓還小的電壓(例如1.2V)。
在本實(shí)施例中，存儲(chǔ)單元CELL中使用的晶體管MN比輸入輸 出電路IO中使用的MOS晶體管的閾值電壓小。對(duì)輸入輸出電路IO 中使用的MOS晶體管供給高電壓，所以為了抑制泄漏電流，使用0.7V 左右的閾值比較高的MOS晶體管。而使用相變?cè)r(shí)，有必要取得 充分的電流，所以使用與輸入輸出電路中^f吏用的MOS晶體管相比， 閾值電壓小，例如具有0.5V左右的閾值電壓的MOS晶體管。據(jù)此， 與使用具有與輸入輸出電路IO同程度的閾值電壓的MOS晶體管時(shí)相 比，能取得大的電流，能進(jìn)行設(shè)置動(dòng)作。另外，因?yàn)槟苋〉么箅娏髦担?所以設(shè)置動(dòng)作、復(fù)位動(dòng)作、復(fù)位動(dòng)作的電流的切分變得容易。此時(shí)，通過(guò)為與中央處理單元中使用的MOS晶體管MN CORE、 MP CORE 同等的閾值電壓，能抑制掩模的增加，減少半導(dǎo)體器件(微型計(jì)算機(jī)) 的制造成本。
須指出的是，本實(shí)施例的存儲(chǔ)元件在存儲(chǔ)元件的結(jié)晶/非結(jié)晶狀 態(tài)(或電阻值)下存儲(chǔ)信息，所以即使降低晶體管MN的閾值電壓， 也不會(huì)象用存儲(chǔ)在電容器中的電荷量存儲(chǔ)信息的DRAM那樣破壞存 儲(chǔ)的信息。
圖8表示本發(fā)明的剖視圖的其他例子。與圖7的不同點(diǎn)在于在 供給的最大電壓相同的存儲(chǔ)單元和中央處理單元中，存儲(chǔ)單元中使用 的N溝道型MOS晶體管MN一MEM一LVT的閾值電壓絕對(duì)值比存儲(chǔ) 器的外圍電路和中央處理單元CPU、門(mén)閂電路FF等核心電路中使用 的N溝道型MOS晶體管MN—CORE和P溝道型MOS晶體管 MP一CORE的閾值電壓的絕對(duì)值(例如0.5V左右)還小存儲(chǔ)單元中 使用的MOS晶體管的閾值電壓的絕對(duì)值(例如0.2V 0V左右)。通 過(guò)這樣，能取得更大電流。據(jù)此，能抑制面積的增加，取得設(shè)置動(dòng)作 所必要大的電流，能與微型計(jì)算機(jī)等混載。另外，因?yàn)槟苋〉么箅娏鳎?所以能取得設(shè)置動(dòng)作和復(fù)位動(dòng)作的差額，能取得相變存儲(chǔ)器的穩(wěn)定動(dòng) 作。
圖29表示圖5所示的存儲(chǔ)器陣列在RRAY的平面圖及其剖視圖。 在本實(shí)施例中，相變?cè)CM成為各存儲(chǔ)單元中固有具有的結(jié)構(gòu)。 另外，字線WL和源線SL在相同方向延伸，位線BL在與字線WL 和源線SL交叉的方向延伸。選擇晶體管和相變?cè)CM通過(guò)接點(diǎn) CNTC連接，選擇晶體管和位線BL通過(guò)轉(zhuǎn)接孔VIA連接。在此，接 點(diǎn)CNTC的平面狀的大小比相變?cè)CM的大小還小。即與相變?cè)?件PCM接觸的接點(diǎn)CNTC的面積比相變?cè)CM的面積小。據(jù)此， 電流集中，能高效進(jìn)行相變?cè)膶?xiě)入。
參照?qǐng)D9i兌明詳細(xì)的動(dòng)作。首先，從待才/L狀態(tài)STANDBY開(kāi)始進(jìn) 行寫(xiě)入動(dòng)作。寫(xiě)入動(dòng)作由三個(gè)步驟構(gòu)成。首先是把元件結(jié)晶，低電阻 化的設(shè)置動(dòng)作，接著是把元件變?yōu)榉蔷w，高電阻化的復(fù)位RESET
19動(dòng)作，最后是檢查是否正確進(jìn)行寫(xiě)入動(dòng)作的VERIFY-READ動(dòng)作。如 果i殳置動(dòng)作開(kāi)始，就輸入地址ADD和寫(xiě)入數(shù)據(jù)WDATAI。地址ADD 劃分為輸入到譯碼電路ADEC中的X類(lèi)地址XADD和輸入到控制電 路CNTL中的Y類(lèi)地址YADD。 X類(lèi)地址由譯碼電路ADEC譯碼， 選擇的一條字線WD從"L"轉(zhuǎn)變?yōu)?H"。在本實(shí)施例中，選擇字線 WD0。 Y類(lèi)地址由控制電路CNTL譯碼，成為選擇列的信號(hào)(YSW、 YSR)。寫(xiě)入數(shù)據(jù)WDATAI由控制信號(hào)(YSWT、 YSEB)控制，有 選擇地輸入位線BL中。在本實(shí)施例中，把控制信號(hào)(YSWT0、 YSEB0 ) 活性化，寫(xiě)入數(shù)據(jù)WDATAI1的數(shù)據(jù)輸入到位線BL2中，位線上升。 在此，寫(xiě)入電位為比電源電位還小的第一電位。通過(guò)以上的動(dòng)作，對(duì) 于存儲(chǔ)單元CELL02的相變?cè)CM02，開(kāi)始設(shè)置動(dòng)作。在設(shè)置動(dòng) 作中，例如位線的電位為0.8V,當(dāng)與元件高電阻化時(shí)，數(shù)毫安程度的 電流持續(xù)流過(guò)。通過(guò)使該狀態(tài)持續(xù)100納秒到數(shù)毫秒(例如100納秒 到IO毫秒)，元件結(jié)晶，低電阻化。而在預(yù)先低電阻化的元件上也外 加同樣的電壓。此時(shí)，50毫安以上的電流流到元件。另外，在設(shè)置動(dòng) 作結(jié)束，低電阻化的元件中也流過(guò)同樣大的電流。
通過(guò)定時(shí)器電路TIMER一SET計(jì)測(cè)SET時(shí)間，如果變?yōu)樗璧?時(shí)間，則SET結(jié)束信號(hào)SETEND從"L"變?yōu)?H"，位線BL2緩慢地 從第一電位轉(zhuǎn)變?yōu)?L則元件變?yōu)榉蔷w，電阻值上升，所以有必要至 少用"。如果該轉(zhuǎn)變過(guò)快，5納秒以上進(jìn)行轉(zhuǎn)變。如果轉(zhuǎn)變結(jié)束，就開(kāi) 始對(duì)存儲(chǔ)單元CELLOO的復(fù)位動(dòng)作。寫(xiě)入數(shù)據(jù)WDATAIO的數(shù)據(jù)輸入 到位線BLO,位線變?yōu)楸鹊谝浑娢贿€大的第二電位，例如為電源電位 1.2V。當(dāng)元件低電阻化時(shí)，數(shù)十毫安程度的電流從位線持續(xù)流向源線。 通過(guò)4吏該狀態(tài)持續(xù)5納秒到數(shù)時(shí)納秒(例如20納秒~ 100納秒)，元 件變?yōu)槿刍癄顟B(tài)。
通過(guò)定時(shí)器電路TIMER—RESET計(jì)測(cè)RESET時(shí)間，如果變?yōu)?所需的時(shí)間，貝'j RESET結(jié)束信號(hào)RESETEND從"L"變?yōu)?H",開(kāi)始 RESET結(jié)束動(dòng)作。通過(guò)使位線BLO快速?gòu)?H"變?yōu)?L",外加在元件 上的電壓急劇下降，急速冷卻。通過(guò)急速冷卻，存儲(chǔ)元件PCMOO不結(jié)晶，變?yōu)榉蔷w，成為高電阻。而預(yù)先在高電阻化的元件上也外加 同樣的電壓。此時(shí)，數(shù)毫安以上的電流流向元件。但是，該時(shí)間如果
為數(shù)10納秒左右，則元件的電阻不變化，不成為問(wèn)題。
接著，說(shuō)明檢查是否正確進(jìn)行寫(xiě)入的VERIFY-READ動(dòng)作。 VERIFY-READ動(dòng)作開(kāi)始時(shí)，通過(guò)使控制信號(hào)PC0為"L"，把寫(xiě)入的 存儲(chǔ)單元CELL的連接的位線(BL0、 BL2)預(yù)充電到0.5V。接著在 使字線WLO從"L"活性化到，，H，，的同時(shí)，使預(yù)充電控制信號(hào)PCO從 "L"變?yōu)?H",電流從位線(BLO、 BL2)流向源線SLO。對(duì)存儲(chǔ)單元 CELLOO寫(xiě)入高電阻的值，所以位線BLO幾乎不變化。而對(duì)存儲(chǔ)單元 CELL02寫(xiě)入低電阻的值，所以位線BL2迅速放電。通過(guò)迅速(例如 數(shù)納秒)放電，限制產(chǎn)生的熱量，存儲(chǔ)元件PCM02的結(jié)晶構(gòu)造不變 化，能防止數(shù)據(jù)破壞。例如對(duì)存儲(chǔ)元件PCM02的電壓外加時(shí)間可以 為2納秒到10納秒。位線的電位確定后，通過(guò)列控制信號(hào)(YSRTO、 YSRBO)選擇所需的放大電路(CINVO、 CINV4)，讀出位線(BLO、 BL2)的信號(hào)，作為數(shù)據(jù)(RDATAIO、 RDATA1)輸出。
最后說(shuō)明讀出動(dòng)作即READ動(dòng)作。在READ動(dòng)作開(kāi)始時(shí)，通過(guò) 使控制信號(hào)PCO為"L"，把寫(xiě)入的存儲(chǔ)單元CELL的連接的位線 (BLO、 BL2 )預(yù)充電到0.5V。接著在使字線WLO從"L"活性化到"H" 的同時(shí)，使預(yù)充電控制信號(hào)PCO從"L"變?yōu)?H"，電流從位線(BLO、 BL2)流向源線SL0。對(duì)存儲(chǔ)單元CELLOO寫(xiě)入高電阻的值，所以位 線BLO幾乎不變化。而對(duì)存儲(chǔ)單元CELL02寫(xiě)入低電阻的值，所以位 線BL2迅速放電。位線的電位確定后，通過(guò)列控制信號(hào)(YSRTO、 YSRBO)選擇所需的放大電路(CINVO、 CINV4)，讀出位線(BLO、 BL2)的信號(hào)，作為數(shù)據(jù)(RDATAIO、 RDATA1)輸出。
須指出的是，在本實(shí)施例中，分時(shí)進(jìn)行設(shè)置動(dòng)作和復(fù)位動(dòng)作，但 是并不局限于此，可以并列進(jìn)行設(shè)置動(dòng)作和復(fù)位動(dòng)作。
<源線控制>
圖IO是說(shuō)明圖2的存儲(chǔ)塊100的其他實(shí)施例的圖。圖10的存儲(chǔ) 塊100與圖5的存儲(chǔ)塊相比，不是使存儲(chǔ)單元的第三節(jié)點(diǎn)為接地電位，而連接在源線SL上。另外，在各源線SL上連接源驅(qū)動(dòng)器電路，成為 能控制電位的結(jié)構(gòu)。此外源線為了進(jìn)行以字線單位的控制，在與字線 延伸的方向相同的方向延伸。源驅(qū)動(dòng)器電路由與電路AND0構(gòu)成，能 通過(guò)譯碼電路ADEC的數(shù)據(jù)和控制信號(hào)RS控制源線SL。寫(xiě)入電路由 倒相器CIVN1、 3、 5、 7構(gòu)成。另外，連接在源線上的存儲(chǔ)元件的數(shù) 比連接在位線上的存儲(chǔ)元件的數(shù)多。據(jù)此，位線的負(fù)載變輕，能以高 速工作。
如上所述，如果使用最小加工尺寸的MOS晶體管，則難以取得 設(shè)置動(dòng)作、復(fù)位動(dòng)作的差額。因此，在本實(shí)施例中，能控制源線，變 更i殳置動(dòng)作和復(fù)位動(dòng)作中電流的方向。具體而言，比較小的電流流過(guò) 的設(shè)置動(dòng)作時(shí)，對(duì)位線供給比源線還高的電位，當(dāng)比較大的電流流過(guò) 的復(fù)位動(dòng)作時(shí)，對(duì)源線供給比位線還高的電位。這樣在設(shè)置動(dòng)作和復(fù) 位動(dòng)作中電流方向相反，在需要大電流的RESET動(dòng)作中，存儲(chǔ)單元 CELL00內(nèi)的N溝道型MOS晶體管MN00的柵才及和源才及的電位差變 為電源電壓，能取得大的電流。在需要比較小的電流的設(shè)置動(dòng)作中， 存儲(chǔ)單元CELL02的N溝道型MOS晶體管MN02的柵極和源極的電 位差變?yōu)楸入娫措娢贿€小的值，能抑制在比較小的電流，容易區(qū)別設(shè) 置動(dòng)作和復(fù)位動(dòng)作。換言之，在設(shè)置動(dòng)作時(shí)和復(fù)位動(dòng)作時(shí)的電流值之 間能取得大的差額。須指出的是，在設(shè)置動(dòng)作中，對(duì)位線供給高的電 位，所以節(jié)點(diǎn)N3 —側(cè)變?yōu)樵礃O，在復(fù)位動(dòng)作中，對(duì)源線供給高的電 位，所以節(jié)點(diǎn)N2 —側(cè)變?yōu)樵礃O。在設(shè)置動(dòng)作中，柵極和源極的電位 差之所以比電源電位還小，是因?yàn)闁艠O和源線SL0的電位差即使是電 源電位，也存在存儲(chǔ)元件PCM02引起的電壓下降部分。此外在圖5 所示的存儲(chǔ)塊中，設(shè)置動(dòng)作和復(fù)位動(dòng)作都驅(qū)動(dòng)位線，并且為了區(qū)別設(shè) 置動(dòng)作和復(fù)位動(dòng)作，供給2個(gè)不同的電位。而在本實(shí)施例中，根據(jù)相 變?cè)奶匦?，通過(guò)變更流向存儲(chǔ)單元的電流的方向，使提供給位線 的電位為1種，寫(xiě)入電路有時(shí)也能簡(jiǎn)化。須指出的是，在存儲(chǔ)單元采 用圖6 (b)所示的結(jié)構(gòu)時(shí)，當(dāng)然電位關(guān)系變?yōu)橄喾?。此外只使電位?反，無(wú)法進(jìn)行設(shè)置動(dòng)作時(shí)，在設(shè)置動(dòng)作和復(fù)位動(dòng)作中，可以變更位線
22和源線之間的電位差。此時(shí)，能增大設(shè)置動(dòng)作和復(fù)位動(dòng)作中的電流差， 所以控制變得容易。
下面參照?qǐng)D11說(shuō)明詳細(xì)的動(dòng)作。設(shè)置動(dòng)作開(kāi)始之前的譯碼電路、
字驅(qū)動(dòng)器電路等的動(dòng)作與圖9同樣。在本實(shí)施例的設(shè)置動(dòng)作中，例如 位線的電位為電源電壓的1.2V，源線SL保持在OV，當(dāng)元件高電阻化 時(shí)，數(shù)毫安程度的電流持續(xù)流過(guò)。該電壓差可以是比電源電壓小的值， 可以是大的值，但是通過(guò)為相同的電源電壓，能減小電壓發(fā)生電路 VGEN的規(guī)模。通過(guò)使該狀態(tài)持續(xù)100納秒到數(shù)毫秒(例如100納秒 到IO毫秒)，元件結(jié)晶，低電阻化。而在預(yù)先低電阻化的元件上也外 加同樣的電壓。此時(shí)，50毫安以上的電流流到元件。另外，在設(shè)置動(dòng) 作結(jié)束，低電阻化的元件中也流過(guò)同樣大的電流。
通過(guò)定時(shí)器電路TIMER_SET計(jì)測(cè)SET時(shí)間，如果變?yōu)樗璧?時(shí)間，則SET結(jié)束信號(hào)SETEND從"L"變?yōu)?H"，源線SL0緩慢地 從"L"轉(zhuǎn)變?yōu)?H"。如果該轉(zhuǎn)變過(guò)快，則元件變?yōu)榉蔷w，電阻值上 升，所以至少需要5納秒以上進(jìn)行轉(zhuǎn)變。如果源線SL0緩慢地轉(zhuǎn)變， 則處于浮動(dòng)狀態(tài)的位線(BL1、 BL3)也緩慢地從"L"轉(zhuǎn)變?yōu)?H"。如 果轉(zhuǎn)變結(jié)束，就開(kāi)始對(duì)存儲(chǔ)單元CELL00的復(fù)位動(dòng)作。在復(fù)位動(dòng)作中， 例如位線的電位為0V源線SL保持電源電壓1.2V,當(dāng)元件低電阻化 時(shí)，數(shù)十毫安程度的電流從源線持續(xù)流向位線。通過(guò)使該狀態(tài)持續(xù)5 納秒到數(shù)時(shí)納秒(例如20納秒~100納秒)，元件變?yōu)槿刍癄顟B(tài)。
通過(guò)定時(shí)器電路TIMER—RESET計(jì)測(cè)RESET時(shí)間，如果變?yōu)?所需的時(shí)間，貝'J RESET結(jié)束信號(hào)RESETEND從"L"變?yōu)?H",開(kāi)始 RESET結(jié)束動(dòng)作。使控制信號(hào)PC0從"H"向"L"轉(zhuǎn)變，使位線BL0 迅速?gòu)模?，L"轉(zhuǎn)變?yōu)?H"，外加在元件上的電壓急劇下降，急速冷卻。 通過(guò)急速冷卻，存儲(chǔ)元件PCM00不結(jié)晶，變?yōu)榉蔷w，成為高電阻。 變?yōu)榉蔷w所需的轉(zhuǎn)變時(shí)間TF (例如數(shù)納秒)在以下為了驅(qū)動(dòng)位線 BL，有必要把位線的電容和預(yù)充電用P溝道型MOS晶體管(MP20、 MP22)的導(dǎo)通電阻的積設(shè)計(jì)為比轉(zhuǎn)變時(shí)間TF還短。具體而言，連接 在位線上的單元數(shù)可以為128位或256位。而預(yù)先在高電阻化的元件上也外加同樣的電壓。此時(shí)，數(shù)毫安以上的電流流向元件。但是，如
果該時(shí)間為數(shù)10納秒左右，則元件的電阻不變化，不成為問(wèn)題。因此， 通過(guò)使讀出時(shí)在存儲(chǔ)元件上外加電壓的時(shí)間為2納秒到IO納秒，能防 止存儲(chǔ)破壞。
接著說(shuō)明檢查是否正確進(jìn)行寫(xiě)入動(dòng)作的VERIFY-READ動(dòng)作。 在VERIFY-READ動(dòng)作的開(kāi)始時(shí)，通過(guò)使控制信號(hào)PC0為"L"，把寫(xiě) 入的存儲(chǔ)單元CELL的連接的位線(BL0、 BL2)預(yù)充電到1.2V。接 著在使字線WLO從"L"活性化到"H"的同時(shí)，使預(yù)充電控制信號(hào)PC0 從"L"變?yōu)?H"，電流從位線(BL0、 BL2)流向源線SL0。對(duì)存儲(chǔ)單 元CELL00寫(xiě)入高電阻的值，所以位線BL0幾乎不變化。而對(duì)存儲(chǔ)單 元CELL02寫(xiě)入低電阻的值，所以位線BL2迅速放電。通過(guò)迅速(例 如數(shù)納秒)放電，限制產(chǎn)生的熱量，存儲(chǔ)元件PCM02的結(jié)晶構(gòu)造不 變化，能防止數(shù)據(jù)破壞。位線的電位確定后，通過(guò)列控制信號(hào)(YSRT0、 YSRB0)選擇所需的放大電路(CINV0、 CINV4)，讀出位線(BL0、 BL2)的信號(hào)，作為數(shù)據(jù)(RDATAIO、 RDATA1)輸出。
最后，說(shuō)明讀出動(dòng)作即READ動(dòng)作。在READ動(dòng)作開(kāi)始時(shí)，通 過(guò)使控制信號(hào)PC0為"L"，把寫(xiě)入的存儲(chǔ)單元CELL的連接的位線 (BL0、 BL2 )預(yù)充電到1.2V。接著在使字線WL0從"L"活性化到"H" 的同時(shí)，使預(yù)充電控制信號(hào)PC0從"L"變?yōu)?H"，電流從位線(BLQ,、 BL2)流向源線SL0。對(duì)存儲(chǔ)單元CELLOO寫(xiě)入高電阻的值，所以位 線BLO幾乎不變化。而對(duì)存儲(chǔ)單元CELL02寫(xiě)入低電阻的值，所以位 線BL2迅速放電。位線的電位確定后，通過(guò)列控制信號(hào)(YSRTO、 YSRBO)選擇所需的放大電路(CINVO、 CINV4)，讀出位線(BLO、 BL2)的信號(hào)，作為數(shù)據(jù)(RDATAIO、 RDATA1)輸出。
如上所述，在設(shè)置動(dòng)作和復(fù)位動(dòng)作中電流方向相反，在需要大電 流的復(fù)位動(dòng)作中，存儲(chǔ)單元CELLOO內(nèi)的N溝道型MOS晶體管MNOO 的柵極和源極的電位差變?yōu)殡娫措妷海苋〉么蟮碾娏?。在需要比較 小的電流的設(shè)置動(dòng)作中，存儲(chǔ)單元CELL02的N溝道型MOS晶體管 MN02的才冊(cè)極和源極的電位差變?yōu)楸入娫措娢贿€小的值，能抑制在比較小的電流，容易區(qū)別設(shè)置動(dòng)作和復(fù)位動(dòng)作。分為從有必要緩慢轉(zhuǎn)變
的設(shè)置動(dòng)作到復(fù)位動(dòng)作時(shí)，驅(qū)動(dòng)源線；在有必要迅速轉(zhuǎn)變的復(fù)位動(dòng)作 結(jié)束時(shí)和讀出動(dòng)作時(shí)(包含校驗(yàn)讀出時(shí))，驅(qū)動(dòng)位線。因此，通過(guò)對(duì) 源線作用大的負(fù)載，減小位線的負(fù)載，不附加特別的電路，就能控制 轉(zhuǎn)變時(shí)間。
須指出的是，在本實(shí)施例中，減小存儲(chǔ)單元的閾值電壓，但是并 不一定減小存儲(chǔ)單元的閾值電壓。在本實(shí)施例中，在不減小存儲(chǔ)單元 的閾值電壓時(shí)，通過(guò)在設(shè)置動(dòng)作和復(fù)位動(dòng)作中變更流向存儲(chǔ)單元 CELL的電流的方向，也能取得上述的效果。但是，通過(guò)減小存儲(chǔ)單 元的閾值，能增大流向存儲(chǔ)單元的電流，設(shè)置動(dòng)作和復(fù)位動(dòng)作的電流 控制變得容易，能實(shí)現(xiàn)穩(wěn)定的動(dòng)作。
<讀出時(shí)的泄漏電$充的防止>
下面參照?qǐng)D12j兌明圖2中的存儲(chǔ)塊100其他實(shí)施例。如上所述， 通過(guò)增大使用最小加工尺寸的MOS晶體管取得的電流，能取得復(fù)位 電流。但是，如果降低閾值電壓，則即使是非選擇狀態(tài)，MOS晶體管 的泄漏電流也增大，泄漏電流在讀出動(dòng)作時(shí)流入位線，有時(shí)作為噪聲 無(wú)法忽視。另外，即使故意減小存儲(chǔ)單元中使用的MOS晶體管的閾 值電壓，由于MOS晶體管的微細(xì)化，發(fā)生閾下電流等泄漏電流，有
時(shí)作為噪聲無(wú)法忽^L。
因此圖12所示的存儲(chǔ)塊110如果與圖10比較，則變?yōu)樽烛?qū)動(dòng)器 電路中包含的倒相電路INV2的接地電位端子連接在電源線VWDS 上，在非選擇狀態(tài)下，供給比接地電位還低的負(fù)電位的結(jié)構(gòu)。即在非 選擇狀態(tài)下，對(duì)存儲(chǔ)單元中包含的MOS晶體管的柵極供給負(fù)的電位， 所以MOS晶體管的電阻值上升，泄漏電流難以流過(guò)。
下面參照?qǐng)D13說(shuō)明動(dòng)作。首先處于待機(jī)狀態(tài)STANDBY,字線 的電位變?yōu)楸冉拥仉娢贿€低的直，例如-0.3V。據(jù)此，在存儲(chǔ)單元CELL 的N溝道型MOS晶體管MN的柵極和源極之間外加負(fù)電壓，能減少 泄漏電流。接著進(jìn)行寫(xiě)入動(dòng)作。設(shè)置動(dòng)作和復(fù)位動(dòng)作與圖11同樣，省 略說(shuō)明。在校驗(yàn)讀出時(shí)，選擇的字線WD保持負(fù)電位。因此，在非選擇單元CELL的N溝道型MOS晶體管MN的柵極和源極之間外加負(fù) 電壓，能減少泄漏電流。據(jù)此，能防止非選擇存儲(chǔ)單元CELL引起的 位線BL的電荷拔出，能高速進(jìn)行穩(wěn)定的讀出。另外，讀出動(dòng)作也與 校驗(yàn)讀出動(dòng)作同樣。
接著，參照?qǐng)D14說(shuō)明解決非選擇單元CELL的泄漏電流引起的 噪聲問(wèn)題的實(shí)施例2的存儲(chǔ)塊120。與圖10的存儲(chǔ)塊的主要不同點(diǎn)在 于源驅(qū)動(dòng)器電路SDR由與電路ANDO 、 N溝道型MOS晶體管(MN20 、 MN21) 、 P溝道型MOS晶體管MP30構(gòu)成。該信號(hào)、N溝道型MOS 晶體管(MN20、 MN21)和P溝道型MOS晶體管MP30的柵極連接 在譯碼電路ADEC的數(shù)據(jù)上。在N溝道型MOS晶體管MN21的漏極 上連接電源線VSL。對(duì)電源線VSL供給比接地電位高，比電源電位 小的源線預(yù)充電電位(例如0.3V)。此外通過(guò)控制信號(hào)RS能控制源 線SL。在本實(shí)施例中，源驅(qū)動(dòng)器電路對(duì)待機(jī)狀態(tài)或非選擇狀態(tài)的源線 供給源線預(yù)充電電位。據(jù)此，非選擇狀態(tài)的存儲(chǔ)單元中包含的MOS 晶體管的柵極和源極之間變?yōu)樨?fù)電壓，能減少泄漏電流。
下面參照?qǐng)D15說(shuō)明動(dòng)作。須指出的是，在此主要說(shuō)明與圖11不 同的點(diǎn)。首先處于待機(jī)狀態(tài)STANDBY。接著字線的電位變?yōu)榻拥仉?位。把源線SL設(shè)定位比接地電位還高的值例如0.3V。據(jù)此，在存儲(chǔ) 單元CELL的N溝道型MOS晶體管MN的柵極和源極之間變?yōu)樨?fù)電 壓，能減少泄漏電流。接著進(jìn)行寫(xiě)入動(dòng)作。在本實(shí)施例中，把源線預(yù) 充電到0.3V,所以設(shè)置動(dòng)作開(kāi)始，在選擇字線WD0的同時(shí)，源線SL0 也變?yōu)榻拥仉娢?。?jù)此，在位線BL2和源線SL0之間產(chǎn)生電位差，存 儲(chǔ)元件PCM02結(jié)晶。接著SET結(jié)束信號(hào)SETEND從"L"變?yōu)?H", 源線SL0緩慢地從"L"向"H"轉(zhuǎn)變。如果轉(zhuǎn)變結(jié)束，則在位線BLO和 源線SL0之間產(chǎn)生電位差，開(kāi)始對(duì)存儲(chǔ)單元CELL00的復(fù)位動(dòng)作，存 儲(chǔ)元件PCM00變?yōu)榉墙Y(jié)晶。
接著說(shuō)明VERIFY-READ動(dòng)作。在VERIFY-READ動(dòng)作開(kāi)始時(shí)， 首先把位線預(yù)充電到電源電位。接著，如果把字線WL0活性化到"H"， 電流就從位線(BLO、 BL2)向源線SL0流動(dòng)。在此，非選擇存儲(chǔ)單
26元CELL的源線SL變?yōu)楸冉拥仉娢贿€高的值，所以在非選擇單元 CELL的N溝道型MOS晶體管MN的柵極和源極之間外加負(fù)電壓， 能減少泄漏電流。據(jù)此，能防止非選擇存儲(chǔ)單元CELL引起的位線 BL的電荷拔出，能高速進(jìn)行穩(wěn)定的讀出。另外，讀出動(dòng)作也與校驗(yàn) 讀出動(dòng)作同樣。
如上所述，使存儲(chǔ)單元中使用的晶體管比IO電路中使用的MOS 晶體管的閾值電壓還小，并且能解決在設(shè)置動(dòng)作和復(fù)位動(dòng)作中改變電 流的方向引起的泄漏電流的問(wèn)題，穩(wěn)定動(dòng)作成為可能。
須指出的是，在圖12~圖15中，使存儲(chǔ)單元的閾值電壓比IO 電路中使用的MOS晶體管的閾值電壓還小，但是也可以使存儲(chǔ)單元 的閾值電壓不一定比IO電路中使用的MOS晶體管的閾值電壓小。因 為例如可以考慮到即使與用于輸入輸出電路IO的MOS晶體管的閾值 電壓相同也會(huì)發(fā)生泄漏電流的情況。但是通過(guò)減小存儲(chǔ)單元中使用的 MOS晶體管的閾值電壓，能取得更大的電流，穩(wěn)定的讀出動(dòng)作成為可 能。另外，在設(shè)置動(dòng)作和復(fù)位動(dòng)作中變更流向存儲(chǔ)單元的電流的方向， 進(jìn)行說(shuō)明，但是并不局限于此。本實(shí)施例是當(dāng)在存儲(chǔ)單元中使用產(chǎn)生 泄漏電流的MOS晶體管時(shí)，防止泄漏電流，減少讀出時(shí)的噪聲。
<防止讀出時(shí)的信息破壞>
接著參照?qǐng)D16說(shuō)明圖2所示的存儲(chǔ)塊100其他實(shí)施例。相變?cè)?件具有根據(jù)提供的溫度，電阻值變化的特性。因此，當(dāng)使相變?cè)?儲(chǔ)信息時(shí)，沒(méi)必要改寫(xiě)信息，但是在讀出時(shí)電流流過(guò)，所以產(chǎn)生熱， 信息有可能破壞。通過(guò)在讀出時(shí)(包含校驗(yàn)讀出時(shí))快速把位線放電， 能防止信息破壞。但是，由于附加在位線上的電容，有可能無(wú)法迅速 放電。
因此在本實(shí)施例中，在讀出動(dòng)作時(shí)用比電源電位小，比源線的電 位大的電位(例如0.6V)把位線預(yù)充電，在讀出時(shí)，抑制流向存儲(chǔ)單 元的電流值，防止信息破壞。圖16表示在讀出時(shí)抑制流向存儲(chǔ)單元的 電流值的存儲(chǔ)塊的實(shí)施例。與圖14的主要不同點(diǎn)如下所述。
在位線BL上連接讀出預(yù)充電電路(134、 135、 136、 137)。例如預(yù)充電電路134由P溝道型MOS晶體管MP40構(gòu)成，在漏極上連 接位線BL0，在柵極上連接控制信號(hào)PC2，在源極上連接電源線VBL。 電源線VBL是比電源還低的電壓，在讀出時(shí)使用。
在位線BL上連接放電電路(138、 139、 140、 141),例如放電 電路138由N溝道型MOS晶體管MN40，在漏極上連接位線BLO， 在柵極上連接控制信號(hào)DCO，在源極上連接接地電位。放電電路用于 把位于位線的電荷拔出為接地電位。在Y開(kāi)關(guān)142、 143、 144、 145 中，位線和讀出放大器150之間為P溝道型MOS晶體管，所以無(wú)法 把位線拔出道接地電位，從而設(shè)置它。另外，通過(guò)設(shè)置放電電路，能 高速拔出位線。須指出的是，在其他實(shí)施例中，為了高速拔出位線， 也可以i殳置^t電電路。
在位線BL上連接Y開(kāi)關(guān)電路(142、 143、 144、 145)。在Y開(kāi)關(guān) 電路(142、 143、 144、 145)上連接寫(xiě)入和讀出電路(150、 151)。例 如Y開(kāi)關(guān)電路142由P溝道型MOS晶體管(MP45、 MP50)構(gòu)成。 P溝道型MOS晶體管MP45在寫(xiě)入時(shí)使用，在漏極上連接位線BLO, 在柵極上連接控制信號(hào)YSWO，在源極上連接寫(xiě)入和讀出電路150。 P 溝道型MOS晶體管MP50在讀出時(shí)使用，在漏極上連接位線BLO， 在柵極上連接控制信號(hào)YSRO,在源極上連接寫(xiě)入和讀出電路150。
寫(xiě)入和讀出電路(150、 151)的一個(gè)寫(xiě)入和讀出電路150由寫(xiě)入電 路(INV4、 INV14)和讀出電路構(gòu)成。讀出電路由N溝道型MOS晶 體管(MN44、 MN45、 MN46 )和P溝道型MOS晶體管(MP58、 MP59) 構(gòu)成的讀出放大電路、P溝道型MOS晶體管(MP54、 MP55、 MP56) 構(gòu)成的讀出放大預(yù)充電電路、P溝道型MOS晶體管MP57構(gòu)成的參 考用Y開(kāi)關(guān)電路和倒相電路INV5構(gòu)成的輸出電路構(gòu)成。讀出放大電 路是由P溝道型MOS晶體管(MP58、 MP59)、 N溝道型MOS晶體管 (MN44、 MN45)構(gòu)成的雙穩(wěn)態(tài)多諧振蕩器、使讀出放大器活性化的 N溝道型MOS晶體管MN46構(gòu)成的門(mén)閂型讀出放大電路。在N溝道 型MOS晶體管MN46的柵極上連接控制信號(hào)SA。讀出預(yù)充電電路由 電源線VBL、連接讀出放大電路的內(nèi)部節(jié)點(diǎn)的P溝道型MOS晶體管(MP54、 MP55)和使讀出放大電路的內(nèi)部節(jié)點(diǎn)均衡的P溝道型MOS 晶體管MP56構(gòu)成。在P溝道型MOS晶體管(MP54、 MP55、 MP56) 的柵極上連接控制信號(hào)PC_AMP。參考用Y開(kāi)關(guān)電路即P溝道型MOS 晶體管MP57的柵極連接在控制信號(hào)YS_AMP上，源極連接在參考電 壓VREF上。在本實(shí)施例中，在讀出時(shí)使位線BL為比電源電位還小 的讀出電源電位0.6V,所以使用差動(dòng)型的讀出放大器。須指出的是， 參考電壓VREF可以為讀出電源電位和接地電位之間的電位。例如在 本實(shí)施例中，使用源電位VSL (例如0.3V),所以通過(guò)供給VSL電 位地構(gòu)成，能減小電壓發(fā)生電路VGEN。在寫(xiě)入和讀出電路150中， 輸出讀出數(shù)據(jù)RDATAIO，輸入寫(xiě)入數(shù)據(jù)WDATAIO。通過(guò)這樣構(gòu)成， 能在讀出時(shí)使位線為比電源電位還小的電源電位，能減小流過(guò)存儲(chǔ)元 件的電流，能防止信息破壞，提高可靠性。
下面，參照?qǐng)D17、圖18說(shuō)明動(dòng)作。設(shè)置動(dòng)作、復(fù)位動(dòng)作與圖15 同樣。須指出的是，在本實(shí)施例中，使設(shè)置動(dòng)作時(shí)的位線和源線之間 的電位差比復(fù)位動(dòng)作時(shí)的位線和源線之間的電位差小。在圖15中，考 慮到在設(shè)置動(dòng)作時(shí)，如果與復(fù)位動(dòng)作時(shí)的位線和源線之間的電位差相 同，則電流過(guò)分流過(guò)的情形。因此，在本實(shí)施例中，在設(shè)置動(dòng)作時(shí)， 保持預(yù)充電電位，用比復(fù)位動(dòng)作還小的電位差進(jìn)行設(shè)置動(dòng)作。
下面說(shuō)明校驗(yàn)讀出動(dòng)作。在VERIFY-READ動(dòng)作開(kāi)始時(shí)，通過(guò) 使控制信號(hào)PC2為"L"，把寫(xiě)入的存儲(chǔ)單元CELL的連接的位線 (BLO、 BL2)預(yù)充電到電源線VBL電位。電源線VBL的電位例如 為比電源電位低的0.6V。通過(guò)變?yōu)楸入娫措娢坏偷闹担鼙苊庾x出破 壞。接著如果使字線WLO從"L"活性化到"H"的同時(shí)，使預(yù)充電控制 信號(hào)PC2從"L"變?yōu)?H",電流從位線(BLO、 BL2)流向源線SLO。 對(duì)存儲(chǔ)單元CELLOO寫(xiě)入高電阻的值，所以位線BLO幾乎不變化。而 對(duì)存儲(chǔ)單元CELL2寫(xiě)入低電阻的值，所以位線BL2迅速放電。位線 的信號(hào)通過(guò)控制信號(hào)YSRO傳遞給讀出放大電路(150、 151)，由控 制信號(hào)SA放大，作為讀出數(shù)據(jù)(RDATAIO、 RDATA1)輸出。在讀 出放大電路的參考一側(cè)供給參考電位VREF，在位線BLO，位線的電位比VREF還高，對(duì)讀出數(shù)據(jù)RDARAIO輸出"L"，在位線BL2中， 位線的電位比VREF還低，對(duì)讀出數(shù)據(jù)RDARAI1輸出"H"。如果由 讀出放大電路放大，就立刻把位線(BL0、 BL2)放電為0V。須指出 的是，讀出動(dòng)作與校驗(yàn)讀出動(dòng)作同樣。
通過(guò)使讀出時(shí)的位線和源線之間的電位差比寫(xiě)入時(shí)低，在讀出時(shí) 流向存儲(chǔ)單元的電流減小，能防止信息破壞。
在本實(shí)施例中，表示通過(guò)降低外加在存儲(chǔ)元件上的電壓，防止讀 出破壞的例子，但是縮短對(duì)存儲(chǔ)元件外加電壓的時(shí)間對(duì)防止讀出破壞 也是有效的。此時(shí)，在字線導(dǎo)通后，把位線(BLO、 BL2)預(yù)充電， 用讀出放大器把數(shù)據(jù)放大后，放電。連接在位線上的存儲(chǔ)單元的數(shù)為 128位或64位，通過(guò)減小寄生電容，以高速進(jìn)行放電和預(yù)充電，使對(duì) 元件外加電壓的時(shí)間短到2ns以下，防止讀出石皮壞。 (轉(zhuǎn)變時(shí)間的控制)
參照?qǐng)D19說(shuō)明圖2中使用的存儲(chǔ)塊100的其他實(shí)施例。當(dāng)在存 儲(chǔ)元件中使用相變?cè)r(shí)，如上所述，在從設(shè)置動(dòng)作時(shí)向復(fù)位動(dòng)作動(dòng) 作時(shí)的轉(zhuǎn)變時(shí)、復(fù)位動(dòng)作結(jié)束時(shí)和讀出動(dòng)作時(shí)(也包含校驗(yàn)讀出時(shí))， 在位線或源線的轉(zhuǎn)變時(shí)間中存在制約。具體而言，在從設(shè)置動(dòng)作時(shí)向 復(fù)位動(dòng)作動(dòng)作的轉(zhuǎn)變時(shí)，如果源線SLO的轉(zhuǎn)變過(guò)快，則元件變?yōu)榉蔷?體，電阻值上升，所以有必要至少花費(fèi)5納秒進(jìn)行轉(zhuǎn)變。接著在復(fù)位 動(dòng)作結(jié)束時(shí)，為了使存儲(chǔ)元件不變?yōu)榉蔷w，有必要通過(guò)使位線BLO 從"L"迅速轉(zhuǎn)變?yōu)?H"，使外加在元件上的電壓急劇下降，從而急速 冷卻。在讀出動(dòng)作時(shí)，有必要通過(guò)迅速(例如數(shù)納秒)放電，限制產(chǎn) 生的熱量，使存儲(chǔ)元件PCM02的結(jié)晶構(gòu)造不變化，防止數(shù)據(jù)破壞。 即源線的轉(zhuǎn)變有必要花費(fèi)時(shí)間，位線的轉(zhuǎn)變有必要急速進(jìn)行。
因此，有必要對(duì)源線提供大的負(fù)載，對(duì)位線提供小的負(fù)載。因此， 連接在一條源線上的存儲(chǔ)單元的數(shù)比連接在一條位線上的存儲(chǔ)單元的
數(shù)還大。
下面，參照?qǐng)D19說(shuō)明用于使連接在一條源線上的存儲(chǔ)單元的數(shù) 比連接在一條位線上的存儲(chǔ)單元的數(shù)還大的存儲(chǔ)塊。在圖19的存儲(chǔ)塊中，具有包含字線WL、位線BL以及存儲(chǔ)單元CELL的多個(gè)存儲(chǔ) 器P車(chē)列ARRAY;預(yù)充電電路；多個(gè)包含讀出預(yù)充電電路、Y開(kāi)關(guān)電 路的內(nèi)存條BANK; ^^共連接在多個(gè)內(nèi)存條BANK上的全局位線。另 外，全局位線GRBL包含讀出全局位線GRBL和寫(xiě)入讀出電路 GWBL,分別連接在讀出電路SA、寫(xiě)入電路WA上。Y開(kāi)關(guān)"^L置在 全局位線和各內(nèi)存條的位線之間，分為讀出用和寫(xiě)入用。在此，讀出 用的Y開(kāi)關(guān)160、 161、 162、 163，例如象MOS晶體管MN50、 MN51 那樣，把源漏路線連接在接地電位和全局位線GRBLO之間，MOS晶 體管MN50的柵極連接在位線BLO上，MOS晶體管MN51的柵極連 接在控制線YSRO上。通過(guò)用Y開(kāi)關(guān)以細(xì)致的單位分割位線，能減少 連接在一條位線上的存儲(chǔ)單元的數(shù)。另外，通過(guò)對(duì)各內(nèi)存條BANK的 位線設(shè)置復(fù)位結(jié)束時(shí)使用的預(yù)充電電路104、 105、 106、 107，能高速 使位線上升。因?yàn)槲痪€的負(fù)栽小，所以讀出時(shí)能高速放電，防止數(shù)據(jù) 破壞。讀出電路SA和寫(xiě)入電路WA在多個(gè)內(nèi)存條BANK重是公共的， 所以能減小面積。
須指出的是，在本實(shí)施例中，其特征在于通過(guò)分割位線，減少 連接在位線上的存儲(chǔ)單元的電容，使高速放電成為可能，從而能防止 信息破壞。能適當(dāng)刪除其他結(jié)構(gòu)例如減小存儲(chǔ)單元的閾值電壓、變更 設(shè)置時(shí)、復(fù)位時(shí)的電流方向。
<字驅(qū)動(dòng)器電路、源驅(qū)動(dòng)器電路的布局>
下面參照?qǐng)D20 ~圖22說(shuō)明字驅(qū)動(dòng)器電路WDR和源驅(qū)動(dòng)器電路 SDR的布局。圖20是表示字驅(qū)動(dòng)器電路WDR和源驅(qū)動(dòng)器電路SDR 的布局的第一例。字驅(qū)動(dòng)器電路WDR和源驅(qū)動(dòng)器電路SDR沿著包含 字線WL、位線BL、存儲(chǔ)單元CELL的存儲(chǔ)器陣列ARRAY的1邊 配置。通過(guò)這樣配置，布局變?yōu)楹?jiǎn)單，容易變更尺寸。須指出的是， 在圖中，只即在一個(gè)存儲(chǔ)器陣列ARRAY,但是可以由位于字驅(qū)動(dòng)器 電路WDR和源驅(qū)動(dòng)器電路SDR的兩側(cè)的存儲(chǔ)器陣列ARRAY共享字 驅(qū)動(dòng)器電路WDR和源驅(qū)動(dòng)器電路SDR。通過(guò)共享，能增加連接在一 條源線上的存儲(chǔ)單元述，從設(shè)置轉(zhuǎn)變到復(fù)位時(shí)緩慢地轉(zhuǎn)變，能防止誤
31寫(xiě)入。
圖21是表示字驅(qū)動(dòng)器電路WDR和源驅(qū)動(dòng)器電路SDR的布局的 第二例。在圖21中，對(duì)字驅(qū)動(dòng)器電路WDR，沿著包含字線WL、位 線BL、存儲(chǔ)單元CELL的存儲(chǔ)器陣列ARRAY的1邊配置字驅(qū)動(dòng)器 電路WDR，沿著相對(duì)的另一邊配置源驅(qū)動(dòng)器電路SDR。通過(guò)這樣把 字驅(qū)動(dòng)器電路WDR、源驅(qū)動(dòng)器電路SDR排列為2列，就能減小面積。
圖22是表示字驅(qū)動(dòng)器電路WDR和源驅(qū)動(dòng)器電路SDR的布局的 第三例。在圖22中，字驅(qū)動(dòng)器電路WDR和源驅(qū)動(dòng)器電路SDR為一 組，配置在包含字線WL、位線BL、存儲(chǔ)單元CELL的存儲(chǔ)器陣列 的兩側(cè)。通過(guò)這樣把字驅(qū)動(dòng)器電路WDR、源驅(qū)動(dòng)器電路SDR排列為 2列，能減小面積。另外，通過(guò)與位于字驅(qū)動(dòng)器電路WDR、源驅(qū)動(dòng)器 電路SDR的兩側(cè)的存儲(chǔ)器陣列ARRAY共享，能進(jìn)一步減小面積，并 且能增加連接在一條源線上的存儲(chǔ)單元述，在從設(shè)置時(shí)向復(fù)位時(shí)轉(zhuǎn)變 時(shí)緩慢地轉(zhuǎn)變，能防止誤寫(xiě)入。須指出的是，本布局能與其它實(shí)施例 組合。
<基于內(nèi)存的緩存>
下面參照?qǐng)D23說(shuō)明實(shí)施例1中說(shuō)明的系統(tǒng)LSI ( 10)的其它實(shí) 施例即系統(tǒng)LSI(20)。在硅村底上，除了實(shí)施例1所示的系統(tǒng)LSIIO， 還形成1次高速緩存器或基芯片RAM使用的存儲(chǔ)器SRAM。存儲(chǔ)塊 100的細(xì)節(jié)能應(yīng)用已經(jīng)說(shuō)明的各實(shí)施例。當(dāng)中央處理單元CPU的工作 頻率，存儲(chǔ)塊100的工作頻率慢時(shí)，存儲(chǔ)器SRAM作為緩存器使用。 通過(guò)這樣作為緩存器使用，能吸收工作頻率的不同，能高速使中央處 理單元CPU工作。例如當(dāng)在存儲(chǔ)塊100中存儲(chǔ)中央處理單元應(yīng)該處理 的程序時(shí)，通過(guò)一個(gè)存儲(chǔ)器訪問(wèn)對(duì)存儲(chǔ)器SRAM轉(zhuǎn)送2個(gè)命令，能吸 收工作頻率的不同。
下面，參照?qǐng)D24說(shuō)明動(dòng)作。首先處于待機(jī)狀態(tài)STANDBY,在 第一周期WRITE中寫(xiě)入數(shù)據(jù)。地址ADD、寫(xiě)入允許信號(hào)WE從中央 處理單元CPU提供給門(mén)閂電路(FFO、 FF1、 FF2 )，寫(xiě)入數(shù)據(jù)WDATA 從存儲(chǔ)器SRAM提供給門(mén)閂電路(FFO、 FF1、 FF2 )，如果存儲(chǔ)器專(zhuān)用時(shí)鐘CK—MEM從"L，，變?yōu)?H"，則地址ADD被取入存儲(chǔ)塊100中， 寫(xiě)入數(shù)據(jù)WDATA、寫(xiě)入允許信號(hào)WE被取入存儲(chǔ)器控制器 MEM_CNT中。^皮取入存儲(chǔ)器控制器MEM_CNT。存儲(chǔ)器控制器 MEM_CNT生成寫(xiě)入數(shù)據(jù)WDATAI和控制信號(hào)CNT，發(fā)送給存儲(chǔ)塊 100，從而開(kāi)始存儲(chǔ)塊100中的寫(xiě)入動(dòng)作。首先進(jìn)行設(shè)置動(dòng)作，通過(guò)定 時(shí)器電路TIMER_SET計(jì)測(cè)SET時(shí)間。如果經(jīng)過(guò)所需的時(shí)間，就把 設(shè)置動(dòng)作結(jié)束信號(hào)SETEND發(fā)送給存儲(chǔ)塊100，從而在存儲(chǔ)塊100中 結(jié)束設(shè)置動(dòng)作，開(kāi)始復(fù)位動(dòng)作。同時(shí)開(kāi)始由定時(shí)器電路 TIMER—RESET開(kāi)始RESET時(shí)間的計(jì)測(cè)，如果經(jīng)過(guò)所需的時(shí)間，就 把復(fù)位動(dòng)作結(jié)束信號(hào)RESETEND發(fā)送給存儲(chǔ)塊100,從而結(jié)束存儲(chǔ) 塊100中的復(fù)位動(dòng)作。然后，按照必要，為了確認(rèn)是否正確進(jìn)行寫(xiě)入， 進(jìn)行校驗(yàn)動(dòng)作。在校驗(yàn)動(dòng)作中，從存儲(chǔ)塊100讀出寫(xiě)入的數(shù)據(jù)，用比 較電路CMP比較讀出的數(shù)據(jù)RDATAI和寫(xiě)入數(shù)據(jù)WDATAI，當(dāng) 一致 時(shí)，WCH從"L"變?yōu)?H"，確認(rèn)正確地寫(xiě)入。如果不一致時(shí)，再度進(jìn) 行寫(xiě)入。如果正確進(jìn)行寫(xiě)入，就把寫(xiě)入結(jié)束信號(hào)WEND發(fā)送給中央 處理單元CPU。
在第二周期READ中讀出數(shù)據(jù)。地址ADD和讀出允許信號(hào)RE 從中央處理單元CPU提供給門(mén)閂電路(FF0、 FF3)，如果存儲(chǔ)器專(zhuān) 用時(shí)鐘CK_MEM從"L，，變?yōu)?H"，則地址ADD取入存儲(chǔ)塊10"中， 讀出允許信號(hào)RE取入到存儲(chǔ)器控制器MEM_CNT中。存儲(chǔ)器控制器 MEM_CNT生成控制信號(hào)CNT，發(fā)送給存儲(chǔ)塊100，從而開(kāi)始存儲(chǔ)塊 100的讀出動(dòng)作。讀出的數(shù)據(jù)RDATAI經(jīng)由存儲(chǔ)器控制器MEM_CNT 發(fā)送給存儲(chǔ)器SRAM，讀出動(dòng)作結(jié)束。
〈使用薄膜MOS的高壓下的寫(xiě)入>
MOS晶體管中，氧化膜越薄，就越能縮短?hào)艠O長(zhǎng)度，能減小面 積。因此，為了減小存儲(chǔ)單元尺寸，希望單元晶體管使用薄的氧化膜。 在此，薄的氧化膜例如是3nm的厚度，從柵極耐壓的觀點(diǎn)能外加的電 壓為1.2V左右。但是，在元件的寫(xiě)入中有時(shí)需要比這高的電壓例如 2.4V左右。在本實(shí)施例中，參照?qǐng)D25說(shuō)明使用薄膜的MOS晶體管，使用高電壓進(jìn)行寫(xiě)入的情形。與圖16的不同點(diǎn)如下所述。
在本實(shí)施例200中，采用不進(jìn)行列選擇，對(duì)全部列同時(shí)寫(xiě)入、讀 出數(shù)據(jù)的結(jié)構(gòu)。此外讀出放大電路AMP為單純的形式。
構(gòu)成Y開(kāi)關(guān)電路(142、 143、 144、 145 )的寫(xiě)入用Y開(kāi)關(guān)HMP 是使用比存儲(chǔ)單元的晶體管還厚的氧化膜的MOS晶體管，例如氧化 膜使用8nm，能外加電壓達(dá)到2.4V左右。使用厚的氧化膜的MOS晶 體管可以是與圖7所示的輸入輸出電路IO中使用的MOS晶體管相同 的氧化膜厚。寫(xiě)入用的Y開(kāi)關(guān)HMP的控制信號(hào)YSW在選擇時(shí)為接 地電位，在非選擇時(shí)控制在2.4V。
另外，為了輸出0V或2,4V，使用具有厚的氧化膜的MOS晶體 管構(gòu)成寫(xiě)入電路HBUF。使用薄氧化膜構(gòu)成其他晶體管。
字驅(qū)動(dòng)器電路(115、 116)與圖16局部不同。例如字驅(qū)動(dòng)器電 路115由驅(qū)動(dòng)字線WLO的倒相電路INVO、控制源線的倒相電路 INV20、 N溝道型MOS晶體管(MN20、 MN21) 、 P溝道型MOS晶 體管MP30構(gòu)成。電源線VSL在本實(shí)施例中是0.8V,通過(guò)N溝道型 MOS晶體管MN21提供給源線。字驅(qū)動(dòng)器電路(115、 116)由譯碼 器ADEC的輸出和控制信號(hào)(RDB、 RD)控制。
下面參照?qǐng)D26說(shuō)明動(dòng)作。在本實(shí)施例的寫(xiě)入中，把單元 (CELLOO、 CELL01)的存儲(chǔ)元件(PCMOO、 PCM01)復(fù)位(定義為 寫(xiě)入"O，，)，把單元(CELL02、 CELL03 )的存儲(chǔ)元件(PCM02、 PCM03 ) 設(shè)置(定義為寫(xiě)入"l，，)。在STANDBY狀態(tài)下，把位線BLO、源線 SL、字線WL都控制為OV。在設(shè)置動(dòng)作中，選擇全部字線WL，變 為1.2V。此外控制信號(hào)PCO從，，H"變?yōu)?，，L",從而全部位線BL也預(yù) 充電到1.2V。選擇源線SL，只使源線SLO為OV,在其他非選擇的源 線(SL1、、、)在外加1.2V。結(jié)果在連接在字線WLO上的全部存 儲(chǔ)單元(CELLOO、 CELLOl、 CELL02、 CELL03)中，單元晶體管 (MNOO、 MNOl、 MN02、 MN03)導(dǎo)通，4立線BL的電位變?yōu)?.2V， 源線SL變?yōu)镺V，電流流向存儲(chǔ)元件(PCMOO、 PCMOl、 PCM02、 PCM03)，結(jié)晶，低電阻化。如果變?yōu)樗璧臅r(shí)間，就開(kāi)始復(fù)位動(dòng)作。在復(fù)位動(dòng)作中，通過(guò)Y 開(kāi)關(guān)電路(142、 143)，從寫(xiě)入電路使連接不進(jìn)行復(fù)位動(dòng)作的單元 (CELLOO、 CELL01 )的位線(BL0、 BL1 )變?yōu)?.4V。單元(CELLOO、 CELL01)的晶體管(MNOO、 MN01)導(dǎo)通，位線的電位為2.4V，源 線SL0保持0V，存儲(chǔ)元件(PCMOO、 PCM01)變?yōu)槿刍癄顟B(tài)。而即 使開(kāi)始復(fù)位動(dòng)作，進(jìn)行設(shè)置的存儲(chǔ)元件(PCM02、 PCM03)也繼續(xù)設(shè) 置動(dòng)作。
如果經(jīng)過(guò)所需的時(shí)間，就開(kāi)始復(fù)位的結(jié)束。使字線WL變?yōu)镺V, 4吏位線BL和源線變?yōu)?.8V，寫(xiě)入動(dòng)作結(jié)束。存儲(chǔ)元件(PCMOO、 PCM01)從熔化狀態(tài)冷卻，變?yōu)榉蔷w，變?yōu)楦唠娮琛?br> 在本方式中，存儲(chǔ)單元的晶體管的柵源間電壓和柵漏間電壓變?yōu)?耐壓以下的電源電壓1.2V。因此，即使用薄膜的晶體管形成存儲(chǔ)元件， 在存儲(chǔ)元件上也能外加最大2.4V的電壓。
接著說(shuō)明檢查是否正確進(jìn)行寫(xiě)入動(dòng)作的VERIFY-READ動(dòng)作和 READ動(dòng)作。哪個(gè)動(dòng)作都相同，所以說(shuō)明VERIFY-READ。首先，使 字線WLO從"L"活性化到"H"。然后，使預(yù)充電控制信號(hào)PCO從"H" 變?yōu)?L"，把位線BL預(yù)充電到1.2V,剛變?yōu)?.2V,使預(yù)充電控制信 號(hào)PCO變?yōu)椴换钚?，電流從位線(BLO、 BL2)向源線SLO流動(dòng)。對(duì) 存儲(chǔ)單元(CELL00、X!ELL01)寫(xiě)入高電阻的值，所以位線(BLO、 BL1) 幾乎不變化，為1.2V。而對(duì)存儲(chǔ)單元(CELL02、 CELL03)寫(xiě)入低電阻 的值，所以位線(BL2、 BL3)方文電，下降到大約0.8V附近。位線的 電位確定后，通過(guò)讀出放大電路AMP把數(shù)據(jù)放大，作為讀出數(shù)據(jù) RDATAI輸出。
然后，使控制信號(hào)PC1從"H"變?yōu)?L"，使數(shù)據(jù)線回到電源線 VBL的值0.8V，緩慢地使字線向OV轉(zhuǎn)變。在本方式中，可以判別字 線是1.2V還是0.8V，用通常的讀出電路也能充分進(jìn)行讀出。
<防止讀出干擾>
當(dāng)在存儲(chǔ)元件中使用相變?cè)r(shí)，在讀出時(shí)電流流過(guò)，所以元件 發(fā)熱，當(dāng)連續(xù)進(jìn)行同一元件的讀出時(shí)，把復(fù)位狀態(tài)的元件設(shè)置的讀出干擾成為問(wèn)題。為了把設(shè)置狀態(tài)的元件復(fù)位，需要相當(dāng)?shù)哪芰?，幾?不會(huì)成為問(wèn)題。
本實(shí)施例是用于防止讀出干擾的電路結(jié)構(gòu)，參照?qǐng)D27說(shuō)明。與 圖19的主要不同點(diǎn)如下所述。
在圖27的存儲(chǔ)塊中，各內(nèi)存條BANK包含存儲(chǔ)器陣列ARRAY、 譯碼電路ADEC、字驅(qū)動(dòng)器電路115、控制電路CNTL、預(yù)充電電路 (134、 135、 136、 137)、放電電路(138、 139、 140、 141)、讀出 用Y開(kāi)關(guān)電路(142、 143、 144、 145)、讀出電路(150、 151)、驅(qū) 動(dòng)讀出全局位線GRBL的N溝道型MOS晶體管(MN100、 MN101)、 寫(xiě)入用Y開(kāi)關(guān)電路(164、 165、 166、 167)。
讀出全局位線GRBL與全局讀出電路GSA和各內(nèi)存條BANK的 N溝道型MOS晶體管(MN100、 MN101)連接。寫(xiě)入全局位線GWBL 與全局寫(xiě)入電路GWA和各內(nèi)存條BANK的寫(xiě)入用Y開(kāi)關(guān)電路(164、 165、 166、 167)連接。
讀出用Y開(kāi)關(guān)電路(142、 143、 144、 145 )由P溝道型MOS晶 體管MP構(gòu)成，有選擇地連接位線BL和讀出電路(150、 151)。
讀出電路(150、 151)是與圖5所示的讀出電路(150、 151 )形 同的結(jié)構(gòu)。讀出電路(150、 151)的輸出連接在N溝道型MOS晶體 管(MN100、 MN101)的柵極上。
接著參照?qǐng)D28說(shuō)明動(dòng)作。在本實(shí)施例中，源線SL連接在接地電 位上。在設(shè)置動(dòng)作中，選擇字線WL0,位線BL2通過(guò)Y開(kāi)關(guān)電路166 由全局寫(xiě)入電路GWA—1控制為0.6V,設(shè)置存儲(chǔ)單元CELL02的存儲(chǔ) 元件PCM02。在復(fù)位動(dòng)作中，選擇字線WLO,位線BL0通過(guò)Y開(kāi)關(guān) 電路164由全局寫(xiě)入電路GWAJ)控制為1.2V，把存儲(chǔ)單元CELL00 的存儲(chǔ)元件PCM00復(fù)位。
接著說(shuō)明校驗(yàn)讀出動(dòng)作。把字線WL0從"L"選擇為"H"后，使 預(yù)充電控制信號(hào)PC0從"H"變?yōu)?L"，把位線(BL0、 BL2)從0V預(yù) 充電到電源線VBL電位0.4V。預(yù)充電后，使控制信號(hào)PC0從"L"變 為，，H",使預(yù)充電不活性，使位線為浮動(dòng)狀態(tài)。然后電流從位線BL
36流向源線SLO,位線BL的電位變化。對(duì)存儲(chǔ)單元CELLOO寫(xiě)入高電 阻的值，所以位線BLO幾乎不變化。而對(duì)存儲(chǔ)單元CELL02寫(xiě)入低電 阻的值，所以位線BL2放電。位線BL的變化由Y開(kāi)關(guān)電路(142、 144 )分別傳遞給讀出電路(150、 151)，由控制信號(hào)YS_AMP放大、 保持。該數(shù)據(jù)由N溝道型MOS晶體管(MNIOO、 MN101)讀出，傳 遞給全局位線GRBL，由全局讀出電路GSA放大，作為讀出數(shù)據(jù)
(RDATAIO、 RDATA1)輸出。讀出的數(shù)據(jù)由電路(150、 151)保持 的同時(shí)，使控制信號(hào)YSRO從"L"變?yōu)?H"，切斷位線BL和讀出電路
(150、 151)的連接，使控制信號(hào)DCO從"L"變?yōu)?H"，使位線BL 放電，變?yōu)?V。然后使字線從"H"變?yōu)?L"，校驗(yàn)讀出動(dòng)作結(jié)束。須 指出的是，讀出動(dòng)作與4交驗(yàn)讀出動(dòng)作是同樣的。
在本方式中，按照使字線WL導(dǎo)通后，把位線BL預(yù)充電，讀出 數(shù)據(jù)后使位線BL放電，^f吏字線WL斷開(kāi)這樣的順序進(jìn)行動(dòng)作(工作)。 一般字線WL的負(fù)栽大，所以在轉(zhuǎn)變中花費(fèi)時(shí)間。而位線BL—般負(fù) 載電容小，所以能高速轉(zhuǎn)變。因此通過(guò)采用把字線WL導(dǎo)通后，把位 線BL預(yù)充電，而且，在^f吏位線BL;^文電后，把字線WL斷開(kāi)的順序， 能使對(duì)存儲(chǔ)元件外加電壓的時(shí)間為最小。象本方式那樣把位線分割為 內(nèi)存條BANK，階層化，能進(jìn)一步減小位線BL的負(fù)載電容，能高速 轉(zhuǎn)變。另夕卜，把位線BL階層化，在各內(nèi)存條BANK中設(shè)置讀出電路， 從而能高速進(jìn)行讀出動(dòng)作自身，所以能進(jìn)一步縮短對(duì)元件外加電壓的 時(shí)間。
通過(guò)這樣縮短對(duì)元件外加電壓的時(shí)間，能抑制存儲(chǔ)元件中的發(fā) 熱，能防止存儲(chǔ)元件的干擾。另外，在寫(xiě)入中，沒(méi)必要這樣縮短對(duì)元 件外加電壓的時(shí)間，所以沒(méi)必要在各內(nèi)存條BANK中設(shè)置寫(xiě)入電路， 只全局地設(shè)置寫(xiě)入電路就可以了。因此，能防止面積增加。
〈使用薄膜MOS晶體管的高壓下的寫(xiě)入2>
使用薄膜MOS，如果是限制的時(shí)間，就能對(duì)MOS外加耐壓以上 的電壓。在本實(shí)施例中，參照?qǐng)D30說(shuō)明使用該特性，使用薄膜MOS 晶體管，以高電壓進(jìn)行寫(xiě)入的情形。與圖25的不同點(diǎn)如下所述。本實(shí)施例210中，不進(jìn)行控制，把源線SL連接在接地電位上。 另外，預(yù)充電電路只預(yù)充電到讀出用的電位Vrd，刪除預(yù)充電到電源 電位的電路。在位線上連接1024個(gè)存儲(chǔ)單元。本實(shí)施例中使用的薄膜 MOS的氧化膜厚度為4nm，總能外加的電壓為1.5V。
參照?qǐng)D31說(shuō)明動(dòng)作。在本實(shí)施例的寫(xiě)入中，把單元(CELLOO、 CELL01)的存儲(chǔ)元件(PCMOO、 PCM01)復(fù)位(定義為寫(xiě)入"O，，)，把 單元(CELL02、 CELL03 )的存儲(chǔ)元件(PCM02、 PCM03 )設(shè)置(定 義為寫(xiě)入"l")。在STANDBY狀態(tài)下，把位線BL、源線SL、字線 WL都控制為OV。在設(shè)置動(dòng)作中，選擇字線WLO，變?yōu)?.5V。另夕卜， 位線(BL2、 BL3)通過(guò)Y開(kāi)關(guān)電路(144、 145)由寫(xiě)入電路(HUBF2、 HBUF3)設(shè)定為設(shè)置電壓1.2V。結(jié)果在連接在字線WLO上的存儲(chǔ)單 元(CELL02、 CELL03)中，單元晶體管(MN02、 MN03 )導(dǎo)通， 位線BL的電位變?yōu)?.2V，源線SL變?yōu)?V，電流流向存儲(chǔ)元件 (PCM02、 PCM03)，結(jié)晶，4氐電阻化。
如果變?yōu)樗璧臅r(shí)間，位線(BL2、 BL3)就變?yōu)?V， i殳置結(jié)束。 然后開(kāi)始復(fù)位動(dòng)作。在復(fù)位動(dòng)作中，把連接想進(jìn)行復(fù)位動(dòng)作的單元 (CELLOO、 CELL01)的位線(BLO、 BL1)通過(guò)Y開(kāi)關(guān)電路(142、 143)由寫(xiě)入電路(HUBFO、 HBUF1)變?yōu)?.0V。單元(CELLOO、 CELL01)的晶體管(MNOO、 MNQ1)導(dǎo)通，位線的電位為2.0V，辨 線SLO保持OV，電流流向存儲(chǔ)元件(PCMOO、 PCM01)，變?yōu)槿刍?狀態(tài)。
如果經(jīng)過(guò)所需的時(shí)間，字線WLO和位線(BLO、 BL1)就分別 轉(zhuǎn)變?yōu)?V，復(fù)位動(dòng)作結(jié)束。存儲(chǔ)元件(PCMOO、 PCM01)從熔化狀 態(tài)冷卻，變?yōu)榉蔷w，變?yōu)楦唠娮琛?br> 通常作為基芯片ROM使用時(shí)要求的改寫(xiě)次數(shù)為IOO萬(wàn)次左右, 當(dāng)復(fù)位時(shí)間為100ns時(shí)， 一個(gè)單元進(jìn)行寫(xiě)入的合計(jì)時(shí)間為O.ls。另外， 當(dāng)用同一位線對(duì)不進(jìn)行寫(xiě)入的單元的晶體管MN的柵漏電極間也同樣 外加耐壓以上的2V電壓。在本實(shí)施例中，在位線BL上連接1024個(gè) 存儲(chǔ)單元，所以當(dāng)對(duì)全部單元進(jìn)行100萬(wàn)次的寫(xiě)入時(shí)，在MOS晶體管的柵源間外加2V的電壓越100s。在本實(shí)施例的薄膜MOS晶體管 上能外加到1.5V,但是如果是100s以下，即使外加到2V，在可靠性 上沒(méi)有問(wèn)題。如上所述，使用薄膜MOS，用耐壓以上的電壓能進(jìn)行元 件的改寫(xiě)。
在寫(xiě)入后，元件冷卻，在電阻值下降之前，無(wú)法正常進(jìn)行讀出， 所以稍候片刻，進(jìn)行檢查是否正確進(jìn)行寫(xiě)入動(dòng)作的才吏驗(yàn)或通常的讀出 READ。首先使字線WLO從"L"活性化為"H"。然后， <吏預(yù)充電控制 信號(hào)PC從"H"變?yōu)?L"，使位線BL預(yù)充電到0.3V，剛一變?yōu)?.3V, 就使預(yù)充電控制信號(hào)PC不活性，電流從位線(BLO、 BL1、 BL2、 BL3 ) 流向源線SLO。對(duì)存儲(chǔ)單元(CELLOO、 CELL01)寫(xiě)入高電阻的值，所 以位線(BLO、 BL1)幾乎不變化，為0.3V。而對(duì)存儲(chǔ)單元(CELL02、 CELL03)寫(xiě)入低電阻的值，所以位線(BL2、 BL3);故電，下降到大 約OV附近。位線的電位確定后，通過(guò)讀出放大電路AMP把數(shù)據(jù)放大， 作為讀出數(shù)據(jù)RD AT AI輸出。
然后，使控制信號(hào)DC從"L"變?yōu)?H"，使數(shù)據(jù)線回到0V，使字 線轉(zhuǎn)變?yōu)?V，讀出結(jié)束。
權(quán)利要求
1.一種半導(dǎo)體器件，其特征在于具有存儲(chǔ)塊和輸入輸出電路；所述存儲(chǔ)塊具有包含在第一方向延伸的多條字線和與所述多條字線交叉的在第二方向延伸的多條位線、在所述第一方向延伸的多條源線、以及配置在所述多條字線和所述多條位線的交點(diǎn)上的多個(gè)存儲(chǔ)單元的存儲(chǔ)器陣列；分別連接在所述多條字線上的多個(gè)字驅(qū)動(dòng)器電路；和分別連接在所述多條源線上的多個(gè)源驅(qū)動(dòng)器電路；所述多個(gè)存儲(chǔ)單元分別具有MOS晶體管；存儲(chǔ)元件；連接在所述多條字線中對(duì)應(yīng)的1條上的第一節(jié)點(diǎn)；連接在所述多條位線中對(duì)應(yīng)的1條上的第二節(jié)點(diǎn)；連接在所述多條源線中對(duì)應(yīng)的1條上的第三節(jié)點(diǎn)；所述第一節(jié)點(diǎn)連接在所述MOS晶體管的柵極上，在所述第二節(jié)點(diǎn)和所述第三節(jié)點(diǎn)之間連接所述MOS晶體管的源漏路線和存儲(chǔ)元件；所述存儲(chǔ)元件根據(jù)所提供的電流值的不同，其電阻值變化。
2.根據(jù)權(quán)利要求l所述的半導(dǎo)體器件，其特征在于所述存儲(chǔ)器陣列形成在由4邊包圍的區(qū)域內(nèi)；所述多個(gè)字驅(qū)動(dòng)器電路和所述多個(gè)源驅(qū)動(dòng)器電路沿著由所述4邊 包圍的區(qū)域的1邊交替配置。
3. 根據(jù)權(quán)利要求l所述的半導(dǎo)體器件，其特征在于 所述存儲(chǔ)器陣列形成在由4邊包圍的區(qū)域內(nèi)； 所述多個(gè)字驅(qū)動(dòng)器電路沿著由所述4邊包圍的區(qū)域的第1邊配置；所述多個(gè)源驅(qū)動(dòng)器電路沿著與由所述4邊包圍的區(qū)域的第l邊相 對(duì)的其他第2邊配置。
4. 根據(jù)權(quán)利要求l所述的半導(dǎo)體器件，其特征在于所述存儲(chǔ)器陣列形成在由4邊包圍的區(qū)域內(nèi)；所述多個(gè)字驅(qū)動(dòng)器電路沿著由所述4邊包圍的區(qū)域的第l邊和與 所述第1邊相對(duì)的第2邊交替配置；所述多個(gè)源驅(qū)動(dòng)器電路沿著由所述4邊包圍的區(qū)域的第l邊和與 所述第1邊相對(duì)的第2邊交替配置。
5. 根據(jù)權(quán)利要求l所述的半導(dǎo)體器件，其特征在于 所述半導(dǎo)體器件在對(duì)所述存儲(chǔ)元件寫(xiě)入第一信息時(shí)和寫(xiě)入第二信息時(shí)，改變流動(dòng)在所述第二節(jié)點(diǎn)和所述第三節(jié)點(diǎn)之間的電流的方向。
6. 根據(jù)權(quán)利要求5所述的半導(dǎo)體器件，其特征在于 所述半導(dǎo)體器件在對(duì)所述存儲(chǔ)元件寫(xiě)入所述第一信息時(shí)和寫(xiě)入所述第二信息時(shí)，改變所述第二節(jié)點(diǎn)與所述第三節(jié)點(diǎn)之間的電壓。
7. 根據(jù)權(quán)利要求l所述的半導(dǎo)體器件，其特征在于 所述半導(dǎo)體器件在從所述多個(gè)存儲(chǔ)單元中的第 一存儲(chǔ)單元讀出信息時(shí)，使所述第 一存儲(chǔ)單元的所述第二節(jié)點(diǎn)與所述第三節(jié)點(diǎn)之間的 電壓比不作為讀出對(duì)象的存儲(chǔ)單元的所述第二節(jié)點(diǎn)和所述第三節(jié)點(diǎn)之 間的電壓大。
8. 根據(jù)權(quán)利要求7所述的半導(dǎo)體器件，其特征在于 所述多個(gè)源驅(qū)動(dòng)器電路把所述多條源線預(yù)充電到第一電位； 從所述第 一存儲(chǔ)單元讀出信息時(shí)，所迷多個(gè)源驅(qū)動(dòng)器電路中的連接在所述第一存儲(chǔ)單元上的第一源線所對(duì)應(yīng)的源驅(qū)動(dòng)器電路把所述第 一源線設(shè)定為比所述第一電位小的第二電位。
9. 根據(jù)權(quán)利要求l所述的半導(dǎo)體器件，其特征在于 所述半導(dǎo)體器件對(duì)所述多個(gè)存儲(chǔ)單元中對(duì)應(yīng)的存儲(chǔ)單元寫(xiě)入第一信息后，對(duì)所述多個(gè)存儲(chǔ)單元中對(duì)應(yīng)的存儲(chǔ)單元寫(xiě)入第二信息。
10. 根據(jù)權(quán)利要求l所述的半導(dǎo)體器件，其特征在于 所述存儲(chǔ)元件是相變?cè)?br> 11. 根據(jù)權(quán)利要求l所述的半導(dǎo)體器件，其特征在于 所述半導(dǎo)體器件還包含中央處理單元；所述中央處理單元根據(jù)存儲(chǔ)在所迷存儲(chǔ)塊中的程序工作。
12. 根據(jù)權(quán)利要求l所述的半導(dǎo)體器件，其特征在于 所述半導(dǎo)體器件在從所述多個(gè)存儲(chǔ)單元中成為讀出對(duì)象的存儲(chǔ)單元中讀出信息時(shí)，在選擇所述多條字線后，把所述多條位線預(yù)充電。
13. 根據(jù)權(quán)利要求l所述的半導(dǎo)體器件，其特征在于 所述半導(dǎo)體器件在從所述多個(gè)存儲(chǔ)單元中成為讀出對(duì)象的存儲(chǔ)單元中讀出信息的讀出動(dòng)作結(jié)束時(shí)，在把所述多條位線放電后，使所 述多條字線成為非選擇。
14. 根據(jù)權(quán)利要求l所述的半導(dǎo)體器件，其特征在于 所述半導(dǎo)體器件在從所述多個(gè)存儲(chǔ)單元中成為讀出對(duì)象的存儲(chǔ)單元中讀出信息時(shí)，使所述多條源線具有比接地電位高的電壓。
15. 根據(jù)權(quán)利要求l所述的半導(dǎo)體器件，其特征在于 所述半導(dǎo)體器件在對(duì)所述多個(gè)存儲(chǔ)單元進(jìn)行信息的寫(xiě)入時(shí)，具有對(duì)所述多個(gè)存儲(chǔ)單元全體寫(xiě)入第一信息的第一期間；和并列進(jìn)行 對(duì)所述多個(gè)存儲(chǔ)單元中給定的存儲(chǔ)單元寫(xiě)入所述第一信息和對(duì)所述多 個(gè)存儲(chǔ)單元中給定的存儲(chǔ)單元寫(xiě)入與所述第一信息不同的第二信息的 第二期間。
16. —種半導(dǎo)體器件，其特征在于 具有存儲(chǔ)塊和輸入輸出電路；所述存儲(chǔ)塊具有包含多條字線、與所述多條字線交叉的多條位 線和設(shè)置在所述多條字線和所述多條位線的交點(diǎn)上的多個(gè)存儲(chǔ)單元的 存儲(chǔ)器陣列；所述多個(gè)存儲(chǔ)單元具有MOS晶體管、存儲(chǔ)元件、連接在所述多 條字線中對(duì)應(yīng)的1條和所述MOS晶體管的柵極上的第一節(jié)點(diǎn)、在其 間連接所述MOS晶體管的源漏路線和所述存儲(chǔ)元件的第二和第三節(jié) 點(diǎn)，所述存儲(chǔ)元件連接在所述第三節(jié)點(diǎn)上；所述半導(dǎo)體器件在對(duì)所述存儲(chǔ)元件寫(xiě)入第一信息時(shí)，使電流從所 述第二節(jié)點(diǎn)流向所述第三節(jié)點(diǎn)，當(dāng)對(duì)所述存儲(chǔ)元件寫(xiě)入第二信息時(shí)，使電流從所述第三節(jié)點(diǎn)流向所述第二節(jié)點(diǎn)。
17. 根據(jù)權(quán)利要求16所述的半導(dǎo)體器件，其特征在于所述存儲(chǔ)器陣列還具有與所迷多條位線交叉的多條源線；所述第二節(jié)點(diǎn)連接在所述多條位線中對(duì)應(yīng)的l條上；所述第三節(jié)點(diǎn)連接在所述多條源線中對(duì)應(yīng)的l條上； 所述半導(dǎo)體器件還具有與所述多條源線分別對(duì)應(yīng)設(shè)置的多個(gè)源 驅(qū)動(dòng)器電路。
18. 根據(jù)權(quán)利要求17所述的半導(dǎo)體器件，其特征在于所述多個(gè)源驅(qū)動(dòng)器電路分別具有向?qū)?yīng)的所述多條源線供給第 一電位的預(yù)充電電路；所述多個(gè)源驅(qū)動(dòng)器電路中連接在成為讀出對(duì)象的存儲(chǔ)單元上的 源驅(qū)動(dòng)器在進(jìn)行讀出時(shí)，以比所述第一電位小的第二電位驅(qū)動(dòng)源線。
19. 根據(jù)權(quán)利要求17所述的半導(dǎo)體器件，其特征在于 所述半導(dǎo)體器件在對(duì)所述多個(gè)存儲(chǔ)單元中的任意一個(gè)寫(xiě)入所述第一信息時(shí)，使多條位線中成為寫(xiě)入對(duì)象的位線的電位變化，在結(jié)束 寫(xiě)入時(shí)，使所迷多條源線中連接在成為寫(xiě)入對(duì)象的存儲(chǔ)單元上的源線 的電位變化。
20. 根據(jù)權(quán)利要求19所述的半導(dǎo)體器件，其特征在于 所述半導(dǎo)體器件在對(duì)所述多個(gè)存儲(chǔ)單元中的任意一個(gè)寫(xiě)入所述第 一信息后，當(dāng)寫(xiě)入所述第二信息時(shí)，使所述多條位線中成為寫(xiě)入所 述第二信息的對(duì)象的存儲(chǔ)單元上連接的位線以外的位線的電位變化， 在結(jié)束寫(xiě)入時(shí)，使成為所述第二信息的寫(xiě)入對(duì)象的存儲(chǔ)單元上連接的 位線的電位變化。
21. —種半導(dǎo)體器件，其特征在于，具有 包含多條字線和與所述多條字線交叉的多條位線、配置在所述多條字線和所述多條位線的交點(diǎn)上的多個(gè)存儲(chǔ)單元的存儲(chǔ)器陣列； 與所述多條位線對(duì)應(yīng)設(shè)置的多個(gè)讀出預(yù)充電電路；和 與所述多條位線對(duì)應(yīng)設(shè)置的多個(gè)寫(xiě)入電路；所述多個(gè)存儲(chǔ)單元分別具有MOS晶體管和其電阻值根據(jù)所提供 的電流值的不同而變化的存儲(chǔ)元件；所述多條位線中成為寫(xiě)入對(duì)象的存儲(chǔ)單元上連接的位線由所述寫(xiě)入電路提供第一電位；所述多條位線中成為讀出對(duì)象的存儲(chǔ)單元上連接的位線由所述 讀出預(yù)充電電路提供比所述第一電位小的第二電位。
22. 根據(jù)權(quán)利要求21所述的半導(dǎo)體器件，其特征在于 所述多條位線分別連接在放大電路上；所述放大電路在進(jìn)行讀出動(dòng)作時(shí)，比較所述多條位線中出現(xiàn)的電 位和參照電位來(lái)進(jìn)行放大。
23. 根據(jù)權(quán)利要求22所述的半導(dǎo)體器件，其特征在于 所述存儲(chǔ)元件是相變?cè)?br> 24. —種半導(dǎo)體器件，其特征在于，具有包含多條字線和與所述多條字線交叉的多條位線、多條源線、以 及配置在所述多條字線和所述多條位線的交點(diǎn)上的多個(gè)存儲(chǔ)單元的存儲(chǔ)器陣列；所述多個(gè)存儲(chǔ)單元分別具有MOS晶體管、存儲(chǔ)元件、連接在所 述多條字線中對(duì)應(yīng)的i條和所述MOS晶體管的柵極上的第一節(jié)點(diǎn)、 在其間連接所述MOS晶體管的源漏路線和所述存儲(chǔ)元件的第二和第三節(jié)點(diǎn)；所述存儲(chǔ)元件根據(jù)所提供的電流值，其電阻值變化；所述多條字線連接在所述多個(gè)存儲(chǔ)單元中對(duì)應(yīng)的存儲(chǔ)單元的第一節(jié)點(diǎn)上；所述多條位線連接在所述多個(gè)存儲(chǔ)單元中對(duì)應(yīng)的存儲(chǔ)單元的第 二節(jié)點(diǎn)上；所述多條源線連接在所迷多個(gè)存儲(chǔ)單元中對(duì)應(yīng)的存儲(chǔ)單元的第 三節(jié)點(diǎn)上；分別連接在所述多條源線上的存儲(chǔ)單元的數(shù)量比分別連接在所 述多條位線上的存儲(chǔ)單元的數(shù)量多。
25. —種半導(dǎo)體器件，其特征在于，具有 多條主位線；包含多條第一字線和與所述多條第一字線交叉的多條笫一位線、配置在所述多條第一字線和所述多條第一位線的交點(diǎn)上的多個(gè)第一存儲(chǔ)單元的第一存儲(chǔ)器陣列；包含多條第二字線和與所述多條第二字線交叉的多條第二位線、 配置在所述多條第二字線和所述多條第二位線的交點(diǎn)上的多個(gè)第二存 儲(chǔ)單元的第二存儲(chǔ)器陣列；連接所述多條主位線和對(duì)應(yīng)的所述多條第一位線的第一選擇電路；連接所述多條主位線和對(duì)應(yīng)的所述多條第二位線的第二選擇電路；與所述多條第 一位線分別對(duì)應(yīng)設(shè)置的多個(gè)第 一預(yù)充電電路； 與所述多條第二位線分別對(duì)應(yīng)設(shè)置的多個(gè)第二預(yù)充電電路； 與所述多條第 一位線分別對(duì)應(yīng)設(shè)置的多個(gè)第 一放大電路； 與所述多條第二位線分別對(duì)應(yīng)設(shè)置的多個(gè)第二放大電路；和 連接在所述多條主位線上的寫(xiě)入電路；所述多個(gè)存儲(chǔ)單元分別具有MOS晶體管、存儲(chǔ)元件、連接在所 述多條字線中對(duì)應(yīng)的i條上的第一節(jié)點(diǎn)、連接在所述多條位線中對(duì)應(yīng)的一條上的第二節(jié)點(diǎn)、以及連接在所述多條源線中對(duì)應(yīng)的一條上的第三節(jié)點(diǎn)。
26. 根據(jù)權(quán)利要求25所述的半導(dǎo)體器件，其特征在于，還具有 與所述多條第一位線分別對(duì)應(yīng)設(shè)置的多個(gè)第一放電電路；和 與所述多條第二位線分別對(duì)應(yīng)設(shè)置的多個(gè)第二放電電路。
27. 根據(jù)權(quán)利要求25所述的半導(dǎo)體器件，其特征在于 所述半導(dǎo)體器件在從所述多個(gè)存儲(chǔ)單元中成為讀出對(duì)象的存儲(chǔ)單元中讀出信息時(shí)，在選擇所述多條字線后，把所述多條位線預(yù)充電。
28. 根據(jù)權(quán)利要求25所述的半導(dǎo)體器件，其特征在于 所述半導(dǎo)體器件在從所述多個(gè)存儲(chǔ)單元中成為讀出對(duì)象的存儲(chǔ)單元中讀出信息的讀出動(dòng)作結(jié)束時(shí)，在把所述多條位線放電后，使所 述多條字線為非選擇。
全文摘要
一種半導(dǎo)體器件，具有多個(gè)存儲(chǔ)單元、中央處理單元、計(jì)測(cè)RESET時(shí)間的定時(shí)器電路、計(jì)測(cè)SET時(shí)間的定時(shí)器電路，通過(guò)使存儲(chǔ)單元中使用的NMOS晶體管的閾值電壓比外圍電路低，容易地進(jìn)行復(fù)位動(dòng)作。該半導(dǎo)體器件的特征在于改變?cè)赗ESET和SET中流過(guò)的電流的方向，通過(guò)高速驅(qū)動(dòng)位線，防止錯(cuò)誤動(dòng)作。使用最小尺寸的CMOS晶體管，以核心電壓(例如1.2V)使相變?cè)ぷ鲿r(shí)，因?yàn)镃MOS晶體管的偏移，所以誤寫(xiě)入、數(shù)據(jù)破壞成為問(wèn)題。根據(jù)本發(fā)明，能以最小尺寸的單元晶體管實(shí)現(xiàn)低電壓下的穩(wěn)定工作。
文檔編號(hào)G06F13/00GK101587746SQ20091015138
公開(kāi)日2009年11月25日 申請(qǐng)日期2005年2月18日 優(yōu)先權(quán)日2004年2月20日
發(fā)明者松崎望, 河原尊之, 竹村理一郎, 長(zhǎng)田健一, 高浦則克 申請(qǐng)人:株式會(huì)社瑞薩科技