專利名稱：一種amba接口電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于半導(dǎo)體集成電路技術(shù)領(lǐng)域，涉及一種AMBA總線接口電路。
背景技術(shù)：
微處理器核或DSP核、存儲(chǔ)器、系統(tǒng)總線和外設(shè)已集成在一塊芯片上，隨著SoC技 術(shù)的發(fā)展，要求高速數(shù)據(jù)傳輸，減小總線訪問延遲，減小存儲(chǔ)器訪問延遲。需要設(shè)計(jì)一種能 滿足高速數(shù)據(jù)傳輸?shù)目偩€接口模塊，使處理器核運(yùn)行和外設(shè)的數(shù)據(jù)傳輸具有并行性，提高 系統(tǒng)總體性能。 目前，如專利號(hào)為02130330. 4的集成電路和20071004557. 7的RISC系統(tǒng)中AMBA 的AHB接口與并行處理器間數(shù)據(jù)轉(zhuǎn)換的方法，采用的基于AMBA總線的接口電路多是采用寄 存器傳輸數(shù)據(jù)，不易克服總線訪問延遲，易浪費(fèi)資源。

發(fā)明內(nèi)容
本發(fā)明的目的就是為了克服已有AMBA總線的接口電路中存在的總線訪問延遲、 易浪費(fèi)資源的缺陷，提供的一種采用FIFO存儲(chǔ)讀寫的AMBA接口電路。
本發(fā)明的技術(shù)方案 —種AMBA接口電路，包括Master接口電路、Slave接口電路及其總線仲裁器， Master接口電路與主設(shè)備Master相連，Slave接口電路與從設(shè)備Slave相連，由總線仲裁 器仲裁確定總線使用權(quán)，然后進(jìn)行主設(shè)備、從設(shè)備間的數(shù)據(jù)交換，其特征在于，Master接口 電路內(nèi)置3個(gè)先進(jìn)先出的數(shù)據(jù)緩存器FIF0，其中 Write Data FIFO用于接收從主設(shè)備傳輸來的數(shù)據(jù)，當(dāng)該主設(shè)備暫未獲得總線使
用權(quán)時(shí)，可將數(shù)據(jù)先寫入Write Data FIFO中，待獲得總線使用權(quán)時(shí)再傳輸數(shù)據(jù)； Write Address FIFO用于接收從主設(shè)備傳輸來的地址，當(dāng)該主設(shè)備暫未獲得總線
使用權(quán)時(shí)，可將地址先寫入Write Address FIFO中，待獲得總線使用權(quán)時(shí)再傳輸?shù)刂罚?Read Data FIFO用于向主設(shè)備發(fā)送數(shù)據(jù)，當(dāng)主設(shè)備忙時(shí)，從Slave傳輸來的數(shù)據(jù)可
暫存于Read Data FIFO中，然后釋放總線，待主設(shè)備可接收數(shù)據(jù)時(shí)再發(fā)送數(shù)據(jù)。本發(fā)明中所述的FIFO，是First In First Out的縮寫，即先進(jìn)先出的數(shù)據(jù)緩存器，
采用FIFO存儲(chǔ)讀寫的AMBA接口電路設(shè)計(jì)技術(shù)實(shí)現(xiàn)基于AMBA規(guī)范AHB總線的32位主從設(shè)
備間通訊接口電路。電路主體結(jié)構(gòu)由Master主設(shè)備接口電路、Slave從設(shè)備接口電路、AHB
總線仲裁器組成。其中Master接口電路內(nèi)置三個(gè)FIFO兩個(gè)接收， 一個(gè)發(fā)送；Slave接口電
路中用寄存器收發(fā)數(shù)據(jù)；通過總線仲裁器選擇優(yōu)先權(quán)，完成主從設(shè)備間數(shù)據(jù)傳輸。 本發(fā)明的設(shè)計(jì)方案是為了平衡節(jié)點(diǎn)內(nèi)的系統(tǒng)總線和片上網(wǎng)絡(luò)接口之間不同的傳
輸速率，盡量減小高性能和高吞吐量設(shè)備之間數(shù)據(jù)傳輸?shù)目偩€訪問或網(wǎng)絡(luò)傳輸延遲，如
CPU、DSP或其他協(xié)處理器、DMA設(shè)備、片上存儲(chǔ)器和片上多核各節(jié)點(diǎn)等之間的數(shù)據(jù)傳輸。創(chuàng)
新點(diǎn)在于通過Master接口電路內(nèi)置三個(gè)FIFO,使處理器核運(yùn)行和外設(shè)的數(shù)據(jù)傳輸具有并
行性，以減小總線等待時(shí)間和訪存延遲。
本發(fā)明的技術(shù)方案中 1、Master接口電路內(nèi)置三個(gè)FIF0 :兩個(gè)作為接收的FIFO,分別接收從主設(shè)備傳輸 來的數(shù)據(jù)和地址；另一個(gè)向主設(shè)備發(fā)送數(shù)據(jù)。AHB總線支持多個(gè)主、從設(shè)備，地址、數(shù)據(jù)總線 分開傳輸，當(dāng)該主設(shè)備暫未獲得總線使用權(quán)時(shí)，可將數(shù)據(jù)或地址先寫入FIFO中，待獲得總 線使用權(quán)時(shí)再傳輸數(shù)據(jù)，這樣可以使主設(shè)備不需等待而繼續(xù)運(yùn)算；當(dāng)主設(shè)備忙時(shí)，從Slave 傳輸來的數(shù)據(jù)可暫存于FIFO中，然后釋放總線，待主設(shè)備可接收數(shù)據(jù)時(shí)再發(fā)送數(shù)據(jù)。這樣 可以節(jié)約資源，減小總線訪存延遲。 2、為了訪問如片上存儲(chǔ)器等設(shè)備，Slave接口電路內(nèi)部設(shè)置了地址、數(shù)據(jù)、傳輸類 型和控制等幾種寄存器。在對(duì)從設(shè)備進(jìn)行讀寫時(shí)，根據(jù)傳輸類型、控制寄存器信號(hào)進(jìn)行讀 寫。Slave接口電路控制讀數(shù)據(jù)和響應(yīng)信號(hào)，從參加傳輸?shù)膹脑O(shè)備中選擇要訪問的設(shè)備。
3、 AHB總線支持多個(gè)主、從設(shè)備，根據(jù)主設(shè)備發(fā)送總線請(qǐng)求，由總線仲裁器決定哪 個(gè)主設(shè)備可以將其地址和控制信號(hào)發(fā)送給所有的從設(shè)備。
4、支持單周期總線主設(shè)備控制權(quán)轉(zhuǎn)換。
本發(fā)明及其在應(yīng)用中包括以下特點(diǎn) 1、AHB總線支持碎發(fā)式數(shù)據(jù)傳輸方式和分裂事務(wù)，在Master接口電路中設(shè)置三個(gè) FIFO可以使主設(shè)備在進(jìn)行這兩種傳輸方式時(shí)，請(qǐng)求、使用和釋放總線時(shí)盡量減小延遲，減少 空閑時(shí)間。 2、當(dāng)系統(tǒng)中從設(shè)備是片上存儲(chǔ)器，尤其是一個(gè)從設(shè)備時(shí)，通過Slave中的數(shù)據(jù)寄 存器和Master中的FIFO傳輸數(shù)據(jù)，既能提高總線訪問效率，又能減少接口電路芯片面積， 使接口電路做得更小。 本發(fā)明與現(xiàn)有技術(shù)相比，其顯著優(yōu)點(diǎn)是 1 、通過Master接口電路設(shè)置FIFO,使主、從設(shè)備的運(yùn)行和數(shù)據(jù)或地址傳輸具有并 行性，減小總線等待時(shí)間和訪存延遲。 2、通過Master接口電路設(shè)置FIFO,使主、從設(shè)備在傳輸數(shù)據(jù)或地址過程中節(jié)省資 源。 3、將該Master接口電路用于片上網(wǎng)絡(luò)傳輸時(shí)，避免數(shù)據(jù)包丟失。 本發(fā)明主要是通過內(nèi)置FIFO,并采用FIFO傳輸，改變現(xiàn)有技術(shù)中用寄存器傳輸數(shù)
據(jù)或地址，提高了總線訪問效率，使主設(shè)備、從設(shè)備的運(yùn)行和數(shù)據(jù)或地址傳輸具有并行性。
采用FIFO存儲(chǔ)讀寫的AMBA接口電路可用于SOC芯片中主設(shè)備與從設(shè)備數(shù)據(jù)或地址傳輸，
以及基于總線結(jié)構(gòu)或片上網(wǎng)絡(luò)NOC結(jié)構(gòu)的片上多核各節(jié)點(diǎn)間數(shù)據(jù)或地址傳輸。


圖1是本發(fā)明的總體結(jié)構(gòu)圖；
圖2是Master接口電路結(jié)構(gòu)圖。
具體實(shí)施例方式
如圖1所示，本發(fā)明所述的一種AMBA接口電路，包括Master接口電路、Slave接 口電路及其總線仲裁器，Master接口電路與主設(shè)備Master相連，Slave接口電路與從設(shè)備 Slave相連，由總線仲裁器仲裁確定總線使用權(quán)，然后進(jìn)行主設(shè)備、從設(shè)備間的數(shù)據(jù)交換。
如圖2所示，本發(fā)明的特征在于，Master接口電路內(nèi)置3個(gè)先進(jìn)先出的數(shù)據(jù)緩存 器FIF0，其中 Write Data FIFO用于接收從主設(shè)備傳輸來的數(shù)據(jù)，當(dāng)該主設(shè)備暫未獲得總線使
用權(quán)時(shí)，可將數(shù)據(jù)先寫入Write Data FIFO中，待獲得總線使用權(quán)時(shí)再傳輸數(shù)據(jù)； Write Address FIFO用于接收從主設(shè)備傳輸來的地址，當(dāng)該主設(shè)備暫未獲得總線
使用權(quán)時(shí)，可將地址先寫入Write Address FIFO中，待獲得總線使用權(quán)時(shí)再傳輸?shù)刂罚?Read Data FIFO用于向主設(shè)備發(fā)送數(shù)據(jù)，當(dāng)主設(shè)備忙時(shí)，從Slave傳輸來的數(shù)據(jù)可
暫存于Read Data FIFO中，然后釋放總線，待主設(shè)備可接收數(shù)據(jù)時(shí)再發(fā)送數(shù)據(jù)。 上述三個(gè)FIFO均通過AHB BuS與仲裁器以及Slave接口電路相連。
權(quán)利要求
一種AMBA接口電路，包括Master接口電路、Slave接口電路及其總線仲裁器，Master接口電路與主設(shè)備Master相連，Slave接口電路與從設(shè)備Slave相連，由總線仲裁器仲裁確定總線使用權(quán)，然后進(jìn)行主設(shè)備、從設(shè)備間的數(shù)據(jù)交換，其特征在于，Master接口電路內(nèi)置3個(gè)先進(jìn)先出的數(shù)據(jù)緩存器FIFO，其中Write Data FIFO用于接收從主設(shè)備傳輸來的數(shù)據(jù)，當(dāng)該主設(shè)備暫未獲得總線使用權(quán)時(shí)，可將數(shù)據(jù)先寫入Write Data FIFO中，待獲得總線使用權(quán)時(shí)再傳輸數(shù)據(jù)；Write Address FIFO用于接收從主設(shè)備傳輸來的地址，當(dāng)該主設(shè)備暫未獲得總線使用權(quán)時(shí)，可將地址先寫入Write Address FIFO中，待獲得總線使用權(quán)時(shí)再傳輸?shù)刂?；Read Data FIFO用于向主設(shè)備發(fā)送數(shù)據(jù)，當(dāng)主設(shè)備忙時(shí)，從Slave傳輸來的數(shù)據(jù)可暫存于Read Data FIFO中，然后釋放總線，待主設(shè)備可接收數(shù)據(jù)時(shí)再發(fā)送數(shù)據(jù)。
全文摘要
本發(fā)明涉及一種AMBA接口電路，其特征在于Master接口電路內(nèi)置3個(gè)FIFO，其中Write Data FIFO、Write Address FIFO用于接收從主設(shè)備傳輸來的數(shù)據(jù)和地址，當(dāng)該主設(shè)備暫未獲得總線使用權(quán)時(shí)，可將數(shù)據(jù)或地址先寫入Write Data FIFO或Write Address FIFO中，待獲得總線使用權(quán)時(shí)再傳輸數(shù)據(jù)或地址；Read Data FIFO用于向主設(shè)備發(fā)送數(shù)據(jù)，當(dāng)主設(shè)備忙時(shí)，從Slave傳輸來的數(shù)據(jù)可暫存于Read Data FIFO中，然后釋放總線，待主設(shè)備可接收數(shù)據(jù)時(shí)再發(fā)送數(shù)據(jù)。本發(fā)明與現(xiàn)有技術(shù)相比，其顯著優(yōu)點(diǎn)是1、通過Master接口電路設(shè)置FIFO，使主、從設(shè)備的運(yùn)行和數(shù)據(jù)或地址傳輸具有并行性，減小總線等待時(shí)間和訪存延遲。2、通過Master接口電路設(shè)置FIFO，使主、從設(shè)備在傳輸數(shù)據(jù)或地址過程中節(jié)省資源。3、將該Master接口電路用于片上網(wǎng)絡(luò)傳輸時(shí)，避免數(shù)據(jù)包丟失。
文檔編號(hào)G06F13/40GK101710310SQ20091018521
公開日2010年5月19日 申請(qǐng)日期2009年10月30日 優(yōu)先權(quán)日2009年10月30日
發(fā)明者劉艷, 張多利, 杜高明, 汪健, 耿羅峰 申請(qǐng)人:華東光電集成器件研究所