專利名稱：總線信號控制電路和具有該電路的信號處理電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種總線信號控制電路，用于經(jīng)由總線在諸如CPU
之類的主設(shè)備和諸如存儲電路或輸入/輸出電路之類的從電路之間執(zhí) 行發(fā)送和接收數(shù)據(jù)、地址和控制信號，并且涉及一種具有所述總線信 號控制電路的信號處理電路。
背景技術(shù)：
通常，微計算機由CPU、存儲器和外圍1/0配置。目前，微計算
機設(shè)備在許多領(lǐng)域中使用，并且受周圍環(huán)境影響所引起的微計算機設(shè) 備的錯誤操作對社會產(chǎn)生了嚴(yán)重影響。為此，提供了各種方法作為對 存儲器的錯誤操作的保護(hù)措施。
在諸如CPU之類的主設(shè)備和諸如存儲器之類的從設(shè)備之間的接
口信號線包括諸如地址總線和數(shù)據(jù)總線之類的總線信號線，以及諸如
芯片使能線和讀取/寫入線之類的控制信號線。
當(dāng)噪聲等與信號線上的信號混合時，出現(xiàn)數(shù)據(jù)錯誤或地址錯誤，
使得所述設(shè)備可能錯誤地操作。
通常，作為防止錯誤操作的防范措施，通過添加奇偶校驗位或
ECC對數(shù)據(jù)錯誤執(zhí)行錯誤校正。還通過添加奇偶校驗位對地址錯誤執(zhí) 行錯誤校正。
當(dāng)主設(shè)備和存儲器在物理上彼此分離時，例如當(dāng)要安裝的印刷電 路板彼此不同并通過主板接線時，由主設(shè)備添加奇偶校驗位，并且在 安裝有存儲器的主板側(cè)上暫時存儲(鎖存)地址和數(shù)據(jù)信息之后執(zhí)行 奇偶校驗。在這種情況下，使用這樣一種方法，所述方法當(dāng)檢測到地 址錯誤時禁止在安裝有存儲器的主板側(cè)上訪問所述存儲器。
通常，還執(zhí)行以下方法。即當(dāng)出現(xiàn)地址錯誤時，響應(yīng)于讀取訪問 不止一次地讀取相同的地址，并且確認(rèn)所讀取的數(shù)據(jù)是否彼此相匹配以便避免從錯誤地址所讀取的數(shù)據(jù)被讀取。
此外，在寫入訪問中，想要的地址數(shù)據(jù)可能未被寫入。在這種情 況下，作為防止錯誤操作的防范措施，通過讀回所寫入的地址數(shù)據(jù)來 檢查想要的地址數(shù)據(jù)是否可以被正常寫入。例如在日本專利申請公開
No.ll - 45214中公開了如果想要的數(shù)據(jù)無法被讀回(讀回錯誤)那么 使CPU輸出用來再次寫入數(shù)據(jù)的指令的技術(shù)。
在日本專利申請公開No.ll- 167530中公開了一種技術(shù)，即便通 過立刻改變總線信號的比特狀態(tài)在總線信號中出現(xiàn)噪聲，該技術(shù)也可 防止所述總線信號受噪聲的影響而被錯誤地識別。此技術(shù)是信號控制 電路技術(shù)，用于抑制造成DRAM地址錯誤的噪聲。
依照該技術(shù)，把從信號控制電路向動態(tài)RAM連續(xù)輸出的兩個地 址的信號彼此相比較以便延遲控制信號。為此，可以在除其中出現(xiàn)噪 聲的周期之外的周期中讀取地址信號。因此，描述了可以防止把錯誤 的地址指定到動態(tài)RAM。
然而，在日本專利申請公開No.ll - 45214中公開的地址錯誤處 理中，在這兩種情況下，通過奇偶校驗或讀回校驗來檢測總線異常。 所檢測的地址錯誤信息被暫時存儲在存儲器中，繼而由CPU通過錯誤 處理過程來處理。因此，對于錯誤處理來說，不利地是，要求對應(yīng)于 兩個或更多步驟的時間。
此外，當(dāng)主設(shè)備和存儲器在物理上彼此分離時，從主設(shè)備(CPU) 端所發(fā)送的地址數(shù)據(jù)可能無法由接收端上的從設(shè)備(存儲器)正常接 收。在這種情況下，在最初應(yīng)當(dāng)寫入數(shù)據(jù)的地址出現(xiàn)地址錯誤，并且 在錯誤的地址上寫入該數(shù)據(jù)。在這種情況下，不利地是，所寫入的數(shù) 據(jù)有可能存在于錯誤地址的存儲器中。
依照專利文獻(xiàn)2，盡管有益地控制了造成地址錯誤的總線噪聲， 但無法控制由外部噪聲的感應(yīng)所導(dǎo)致的地址錯誤。

發(fā)明內(nèi)容
已經(jīng)利用本發(fā)明來解決以上問題，并且本發(fā)明的目的在于提供一種總線信號控制電路，其可以可靠地檢測由感應(yīng)到信號處理電路的總
線或控制信號線的噪聲引起的地址錯誤，以便可以執(zhí)行高速錯誤處理； 并且本發(fā)明還提供一種具有所述總線信號控制電路的信號處理電路。
為了實現(xiàn)以上目的，依照本發(fā)明一個實施例，提供了一種總線信 號控制電路2，所述總線信號控制電路2被連接在用于控制發(fā)送或接 收數(shù)據(jù)的主設(shè)備和用于存儲所述數(shù)據(jù)的從設(shè)備之間，所述總線信號控 制電路2通過地址總線和控制信號線被連接到所述從設(shè)備，并且控制 通過所述地址總線和控制信號線所發(fā)送或接收的總線信號，所述總線 信號控制電路2包括總線診斷線，在不經(jīng)過所述地址總線和控制信 號線的情況下直接連接到從設(shè)備的總線信號接收端；存儲器控制單元， 用于根據(jù)來自所述主設(shè)備的指令控制向所述從設(shè)備寫入和從中讀取數(shù) 據(jù)；和總線信號異常處理單元，用于把從所迷總線信號控制電路向所 述地址總線和控制信號線輸出的輸出總線信號與通過所述總線診斷線 反饋的反饋總線信號相比較以便確定差異的存在/不存在，其中當(dāng)在總 線信號異常處理單元中確定存在差異時，所述存儲器控制單元延長正 執(zhí)行的操作的總線周期。
依照本發(fā)明，可以提供一種總線信號控制電路和具有所述信號控 制電路的信號處理電路，所述總線信號控制電路可以可靠地檢測由感 應(yīng)到信號處理電路的總線的噪聲引起的地址錯誤，以便可以執(zhí)行高速 錯誤處理。


并入說明書并構(gòu)成說明書一部分的附示了本發(fā)明的實施例， 并且連同上面給出的總體描述以及下面給出的實施例的詳細(xì)描述，用 來解釋本發(fā)明的原理。
圖l是依照本發(fā)明的總線信號控制電路的框圖； 圖2A和2B示出了依照本發(fā)明的信號處理電路的總線診斷線的 實施例；
圖3A和3B是用于解釋依照本發(fā)明的總線信號控制電路的檢測原理和總線信號處理電路的操作的示意圖4是依照本發(fā)明的總線信號控制電路的詳細(xì)框圖5A和5B是用于解釋依照本發(fā)明的總線信號異常處理單元的
操作的示意圖6是用于解釋在依照本發(fā)明的總線信號異常處理單元中的屏蔽 信號的操作的示意圖7是用于解釋依照本發(fā)明的總線信號異常處理單元的另一操作 的示意圖8是用于解釋依照本發(fā)明的錯誤地址處理單元的配置的示意 圖；和
圖9A和9B是用于解釋依照本發(fā)明的錯誤地址處理單元的操作 的示意圖。
具體實施例方式
下面將參考附圖描述本發(fā)明的實施例。圖1示出了依照本發(fā)明的 信號處理電路100的總體配置。
首先將描述總體配置。此后，將描述各單元的細(xì)節(jié)配置和操作。 在這種情況下，主設(shè)備1由CPU配置，并且從設(shè)備3由諸如SRAM 之類的一個或多個存儲器配置。下面將描述其中通過依照本發(fā)明的總 線信號控制電路2向從設(shè)備3中寫入或從其中讀取數(shù)據(jù)的情況。
信號處理電路100的配置包括用于控制發(fā)送/接收數(shù)據(jù)的主設(shè)備 1、用于存儲在從設(shè)備3和主設(shè)備之間交換的數(shù)據(jù)的從設(shè)備3以及用于 根據(jù)來自所述主設(shè)備1的指令控制被輸出到所述從設(shè)備3的總線信號 的總線信號控制電路2。
總線信號控制電路2包括總線診斷線4、存儲器控制單元21、錯 誤地址處理單元22和總線信號異常處理單元23。用于連接總線信號 控制電路2和從設(shè)備3的地址線和控制線被連接到從設(shè)備3的接收端 31。如稍后所描述，總線診斷線4是從接收端31接線到總線信號控制 電路2的反饋端25的信號線。從總線信號控制電路2經(jīng)由接收端31延伸到反饋端25的線路被形成為"單行程連續(xù)線"。存儲器控制單元 21在主設(shè)備1的指令下控制向從設(shè)備3的數(shù)據(jù)寫入或從中的數(shù)據(jù)讀 取。總線信號異常處理單元23把從總線信號控制電路2向地址線和控 制線輸出的輸出信號與經(jīng)由總線診斷線4反饋到反饋端25的反饋信號 相比較以便確定差異的存在/不存在。當(dāng)確定存在差異時，總線信號異 常處理單元23產(chǎn)生用于延長正執(zhí)行的操作的總線周期的等待信號。
錯誤地址處理單元22包括錯誤地址寄存器22a,用于暫時存儲在 從總線信號異常處理單元23輸出"存在差異信號"時所荻得的錯誤地 址數(shù)據(jù)，還包括地址比較單元22b,用于把暫時存儲的地址與接下來 將執(zhí)行的指令的地址相比較，以便產(chǎn)生例如用于刪除下一指令的信號， 使得所述錯誤地址數(shù)據(jù)不被使用。
下面將描述依照本發(fā)明的總線信號控制電路2的各單元的配置。 存儲器控制單元21包括存儲器控制電路21c，用于根據(jù)來自主設(shè)備l 的指令來控制總線信號(地址信號和控制信號)，以向從設(shè)備3寫入 數(shù)據(jù)或從中讀取數(shù)據(jù)；還包括基準(zhǔn)時鐘信號產(chǎn)生電路21a，用于產(chǎn)生 用來發(fā)送總線信號的總線周期的基準(zhǔn)時鐘信號Ck;還包括總線周期計 數(shù)器電路21b,用于根據(jù)基準(zhǔn)時鐘信號Ck來產(chǎn)生總線周期信號 TCkbc。
總線信號異常處理單元23包括總線信號比較單元23a，用于把從 總線信號控制電路2向地址線和控制線輸出的總線信號與經(jīng)由總線診 斷線4反饋到反饋端25的反饋信號相比較，以便檢測差異的存在/不 存在；還包括等待信號產(chǎn)生單元23b，用于當(dāng)總線信號比較單元23a 輸出用于表示存在差異的信號時，產(chǎn)生用于延長正執(zhí)行的操作的總線 周期的等待信號。
下面將參考圖2A和2B描述總線診斷線4。在圖2A和2B所示 出的信號處理電路100中，主設(shè)備l、總線信號控制電路2和從設(shè)備3 可以被安裝到 一個芯片或不同的印制電路板上。
總線診斷線4可以是芯片上的圖案或電路板之間的線路。例如， 當(dāng)從設(shè)備3的存儲器是靜態(tài)隨機存取存儲器(SRAM)時，地址線(地址總線)、控制線和數(shù)據(jù)線(數(shù)據(jù)總線)中的每個包括大量線路?？?br> 線診斷線4是從從設(shè)備3的接收端31延伸到總線信號控制電路2的反 饋端25的信號線。地址線、控制線和總線診斷線4被配置成從發(fā)送端 24經(jīng)由接收端31延伸到反饋端25，作為單行程連續(xù)線。更具體地說， 總線診斷線4在不經(jīng)過地址總線或控制信號線的情況下直接連接到從 設(shè)備3的4妄收端31。
在圖2A中所示出的信號符號代表通用SRAM中的符號。經(jīng)由地 址線所發(fā)送的信號由AdcF表示，并且當(dāng)在SRAM中寫入或從中讀取 數(shù)據(jù)時在控制線上發(fā)送的信號由CE1、 CE2、 R/W、 OE、 UB和LB 來表示。添加有橫條的符號代表負(fù)邏輯(低電平有效)信號?？刂菩?號R/W代表讀取信號或?qū)懭胄盘枴．?dāng)信號R/W處于低電平時，有效 (低電平)輸出使能信號OE表示讀取操作，并且無效(高電平)輸 出使能信號表示寫入操作。
在制造商的數(shù)據(jù)手冊中通常描述了各信號。在每種情況下將詳細(xì) 描述用于解釋本發(fā)明所需的部分。通過向反饋信號的符號的頭部添加 FB來將從總線信號控制電路2所發(fā)送的信號和經(jīng)由總線診斷線4反饋 的反饋信號彼此區(qū)分開來。
在圖2B中，從發(fā)射端24延伸到接收端31的信號線由實線表示， 并且用于經(jīng)由接收端31返回到反饋端25的信號的反饋信號線由點劃 線來表明。即便如圖2B所示從設(shè)備3包括多個存儲器3a、 3b和3c， 信號線也像單行程連續(xù)線那樣布置，并且用于將被發(fā)送或接收的信號 的信號線彼此鄰近地布置，由此防止外部噪聲容易地被感應(yīng)到總線診 斷線4上。
在本發(fā)明中，在發(fā)送端由總線信號異常處理單元23將發(fā)送的信 號和反饋的信號彼此相比較，以便確定是否執(zhí)行了正常的發(fā)送。
下面將參考圖1、 3A和3B來描述具有以上配置的依照本發(fā)明的 信號處理電路的操作原理。圖3A示出了由依照本發(fā)明的總線信號控 制電路2產(chǎn)生的信號的時間圖。
總線周期信號TCkbc表明地址變換，并且把基準(zhǔn)時鐘信號Ck的IO次計數(shù)表示為一個總線周期(一個訪問周期)。此總線周期是用 于充當(dāng)主設(shè)備1的CPU的指令信號o的總線周期，并且在存儲器控 制單元21中產(chǎn)生。
在此總線周期中，根據(jù)計數(shù)器電路21b的值(總線周期BC的值) 來產(chǎn)生預(yù)設(shè)的地址信號Address和控制信號(在這種情況下，芯片使 能信號CEa/CEb和寫入或讀取信號R/W, UB和LB )。
在這種情況下，如圖3B所示，當(dāng)檢測到在發(fā)送的總線信號(圖 3B中的地址信號)和反饋的總線信號的任何相應(yīng)比特之間的差異時， 總線信號異常處理單元23產(chǎn)生等待信號Ws以向存儲器控制單元21 通知所述等待信號Ws。
此時，存儲器控制單元21把在檢測的定時開始的總線周期延長 時段Tw。在圖3B中所示出的讀取或?qū)懭肟刂菩盘朢/W的虛哉表明 當(dāng)沒有出現(xiàn)噪聲時所獲得的正常信號波形。在實施例中，如圖3B所 示，當(dāng)出現(xiàn)噪聲時，讀取或?qū)懭肟刂菩盘朢/W的上升沿與正常上升沿 相比被延遲了時段Tw。例如，在數(shù)據(jù)寫入中，在寫入信號W的上升 沿在存儲器中寫入數(shù)據(jù)總線上的數(shù)據(jù)。
更具體地說，根據(jù)發(fā)送的信號和由反饋端所接收的信號之間的差 異來檢測總線信號的異常，來延長總線周期。通過延長總線周期，即 便由噪聲導(dǎo)致地址錯誤，也能在地址恢復(fù)為正確的值時讀取或?qū)懭霐?shù) 據(jù)。
下面將詳細(xì)地描述依照本發(fā)明的總線信號控制電路2。首先將參 考圖4到7描述總線信號異常處理單元23，并且接下來將參考圖8、 圖9A和9B描述4晉誤地址處理單元22。
如圖4所示，總線信號異常處理單元23包括總線信號比較單元 23a、等待信號產(chǎn)生單元23b和I/0緩沖器23c。 1/0緩沖器23c把經(jīng) 由總線診斷線4輸入的反饋信號FB—Add*、 FE—CE1…轉(zhuǎn)換為適于芯 片中的電路的信號，并且輸出所述信號作為反饋信號FB_Address， FEj:Ea…。通常，芯片中的信號的電平不同于芯片外的信號的電平(芯 片中的電壓更低)，并且在芯片中可以方便地采用高效的設(shè)計。I/O緩沖器23c執(zhí)行這種電平轉(zhuǎn)換和邏輯轉(zhuǎn)換。在實施例中，假定芯片中 的信號的邏輯與芯片外的信號的邏輯相同。
總線信號比較單元23a把從存儲器控制電路21c發(fā)送的地址信號 Address和控制信號CEa...分別與經(jīng)由I/O緩沖器23c從總線診斷線4 接收的反饋地址信號FB_Address和反饋控制信號FB—CEa…彼此相應(yīng) 地進(jìn)行比較?？偩€信號比較單元23a輸出比較結(jié)果作為Cosa和Cosb。 比較結(jié)果Cosa表示是否檢測到在地址信號之間的差異，并且比較結(jié) 果Cosb表示是否檢測到在控制信號之間的差異。
等待信號產(chǎn)生單元23b測量總線信號比較單元23a的比較結(jié)果 Cosa和Cosb的脈寬。當(dāng)每個脈寬等于或長于從設(shè)備3的預(yù)設(shè)響應(yīng)時 間(靈敏度)時，等待信號產(chǎn)生單元23b輸出"存在差異"信號。
下面將描述總線信號異常處理單元23的各單元的詳細(xì)配置。
總線信號比較單元23a包括用于檢測地址錯誤的總線信號比較單 元A23al和用于檢測控制信號的錯誤的總線信號比較單元B23a2。
等待信號產(chǎn)生單元23b包括時間測量單元23bl，用于測量來 自總線信號比較單元A23al的輸出信號的脈寬，所述輸出信號即用于 表明地址錯誤的存在差異信號(以下將被稱為失配脈沖信號Cosa); 鎖存電路23b3，用于鎖存失配脈沖信號Cosa;和等待信號產(chǎn)生電路 A23b5,用于接收來自時間測量單元23bl的輸出信號Wma和來自鎖 存電路23b3的輸出信號Loa以便產(chǎn)生等待信號Wsa。
等待信號產(chǎn)生單元23b包括時間測量單元23b2，用于測量來 自總線信號比較單元B23a2的輸出信號的脈寬，所述輸出信號即用于 表明控制錯誤的存在差異信號(以下將被稱為失配脈沖信號Cosb); 鎖存電路23b4，用于鎖存失配脈沖信號Cosb;和等待信號產(chǎn)生電路 B23b6，用于接收來自時間測量單元23b2的輸出信號Wmb和來自鎖 存電路23b4的輸出信號Lob以便產(chǎn)生等待信號Wsb。
此外，等待信號產(chǎn)生單元23b包括等待信號合成電路23b7，用 于合成來自等待信號產(chǎn)生電路23b5和23b6的等待信號Wsa和Wsb 以便產(chǎn)生等待信號Ws。下面將參考圖5A和5B描述具有以上配置的總線信號異常處理 單元23的操作。
通常，在常規(guī)的總線信號控制電路中，如圖5A的時間圖所示(但 省略了解釋本申請不需要的控制信號，如芯片使能CE)，當(dāng)在發(fā)送
的總線地址信號(Add*)上疊加噪聲并且寫入或讀取信號(R/W)上 升時，在錯誤的地址上寫入此時所獲得的數(shù)據(jù)(Din)(或從錯誤的地 址讀取數(shù)據(jù))。
依照本發(fā)明的配置，在總線信號比較單元A23al中，把所發(fā)送的 地址信號Address與反饋地址信號FB—Address相比較。當(dāng)信號彼此 不同時，輸出失配脈沖信號Cosa。因此，如圖5B所示，當(dāng)在總線診 斷線4的地址信號FB_Address ( FB—Add* )上疊力口噪聲時，輸出失 配脈沖信號Cosa。
圖5B中的較下面的時間圖示出了緊接著檢測到失配脈沖信號 Cosa之后的時段A中的放大操作。
更具體地說，總線信號比較單元A23al把從存儲器控制單元21 輸出的地址總線信號Address與經(jīng)由總線診斷線4反饋的地址總線信 號FB一Address逐位比較。當(dāng)檢測到多個比特所配置的地址總線信號 中的任何一對比特之間的失配時，總線信號比較單元A23al輸出失配 脈沖信號Cosa。
更具體地說，由于反饋信號FB一Address僅僅是通過經(jīng)由總線診 斷線4對從存儲器控制單元21發(fā)送的Address信號進(jìn)行反饋所獲得的 信號，因此所述反饋信號FB_Address具有與信號Address基本上相 同的邏輯。然而，當(dāng)比較結(jié)果表示失配時，可以確定在地址總線的任 何線中混入了噪聲，并且改變了其邏輯電平。
在這種情況下，如圖6所示，由于線路延遲而導(dǎo)致信號Address 和反饋信號FB—Address彼此略有不同，所以在其中產(chǎn)生總線周期信 號TCkbc的脈沖的間隔中出現(xiàn)失配。因此，在由存儲器控制單元21 所產(chǎn)生的總線周期信號TCkbc的脈沖產(chǎn)生時段中，屏蔽信號Mk被從 存儲器控制單元21輸入到總線信號比較單元23a，并且屏蔽相應(yīng)的邏輯操作輸出。
返回來解釋圖4和5,當(dāng)輸出失配脈沖信號Cosa時，時間測量 單元A23bl測量失配脈沖信號Cosa的脈寬，以^^確定脈寬是否為預(yù) 定的脈寬或更多。鎖存電路23b3鎖存失配脈沖信號Cosa并且輸出所 述信號作為輸出Loa。
在總線周期的開始時間點(總線周期信號TCkbc的下降沿)復(fù) 位來自時間測量單元A23bl和鎖存電路23b3的輸出Wma和Loa，并 且確定在每個總線周期中是否檢測到失配脈沖信號Cosa。
鎖存電路23b3保持在總線周期中檢測到失配脈沖信號Cosa (輸 出Loa)。時間測量單元A23bl測量其中產(chǎn)生失配脈沖信號Cosa的 時間。當(dāng)失配脈沖信號Cosa持續(xù)預(yù)定時間時，即從設(shè)備3的敏感度 (響應(yīng)時間)或更長，時間測量單元A23bl輸出信號Wma。用于測 量脈沖時間的時鐘信號Ckc是具有高于基準(zhǔn)時鐘信號Ck的頻率的信 號。
當(dāng)總線周期為寫入周期(WAB:低)并且產(chǎn)生來自時間測量單元 A23bl的輸出Wma ( Wma:高)時，等待信號產(chǎn)生電路23b5在基準(zhǔn) 時鐘信號Ck的一個周期的時段內(nèi)輸出等待信號Wsa (高電平信號)。
當(dāng)總線周期為寫入周期時，并且當(dāng)產(chǎn)生輸出Loa時，可以輸出等 待信號Wsa。然而，為了防止過度的失配檢測，測量失配脈沖信號 Cosa的脈寬。當(dāng)產(chǎn)生具有預(yù)定脈寬或更大脈寬的脈沖時，如所期望的 那樣檢測到失配。
等待信號Wsa被輸入到等待信號合成電路23b7，并且等待信號 Ws被從等待信號合成電路23b7發(fā)送到存儲器控制電路21c。存儲器 控制電路21c響應(yīng)于等待信號Ws把總線周期延長時段Tws。
下面將參考圖7描述當(dāng)在"控制信號，，中檢測到失配時執(zhí)行的具體 操作。即便在控制信號上疊加噪聲，總線信號異常處理單元23也可以 利用與上述相同的配置來執(zhí)行錯誤處理。
總線信號異常處理單元23接收作為被輸出到從設(shè)備3的控制信 號的信號CEa (CE1) 、 CEb ( CE2 )和Write,經(jīng)由總線"^斷線4反饋的信號FB_CEa ( FB_CE1) 、 FB—CEb ( FB CE2 )和FB Write (FB—R/W)，以及用于表示總線周期的開始和結(jié)束的總線周期信號 TCkbc。由總線信號比較單元B23a2檢測相應(yīng)的信號之間的差異。
圖7示出了其中在寫入周期內(nèi)在芯片使能信號CE1和CE2上疊 加噪聲的情況。像地址錯誤一樣，控制信號的錯誤由總線信號比較單 元B23a2檢測，并且輸出失配脈沖信號Cosb。來自時間測量單元23b2 的輸出Wmb和來自鎖存電路23b4的輸出Lob被輸入到等待信號產(chǎn) 生電路B23b6，所述時間測量單元23b2用于測量失配脈沖信號Cosb 的脈寬。在等待信號產(chǎn)生電路B23b6中，對于基準(zhǔn)時鐘信號Ck的一 個周期的時段來說產(chǎn)生等待信號Wsb。
來自等待信號合成電路23b7的等待信號Ws被發(fā)送到存儲器控 制電路21c,并且存儲器控制電路21c把總線周期延長了時段Tws。
如上所述，依照總線信號異常處理單元23，把從存儲器控制單元 21發(fā)送的地址信號與經(jīng)由總線診斷線4反饋的地址信號相比較以便檢 測地址錯誤，并且延長總線周期。因此，可以減少在錯誤的地址寫入 數(shù)據(jù)的事件或從錯誤的地址讀取數(shù)據(jù)的事件出現(xiàn)的頻率。
在出現(xiàn)地址錯誤時，可以減少由在控制信號(芯片選擇CE，讀 取/寫入信號R/W， UB，或LU)上疊加噪聲等所導(dǎo)致的執(zhí)行錯誤訪問 的頻率。
測量地址信號的失配時間。當(dāng)失配時間等于或短于從設(shè)備3作出 響應(yīng)的時間時，因為提供了忽略失配時間的時間測量單元，所以可以 避免總線周期被不必要地延長。
下面將參考圖8、圖9A和9B描述錯誤地址處理單元22的細(xì)節(jié)。 錯誤地址處理單元22包括用于當(dāng)總線信號異常處理單元23檢測到地 址錯誤時防止可能存在于該地址的錯誤數(shù)據(jù)被存儲器控制單元21讀 取的功能。
錯誤地址處理單元22包括錯誤地址寄存器22a和地址比較單元 22b，用于當(dāng)在總線信號異常處理單元23上產(chǎn)生"存在差異，，信號Cosa 時存儲多個地址數(shù)據(jù)。如圖8所示，地址比較單元22b包括比較單元22bl和處理單元 22b2。比較單元22bl將在下一總線周期內(nèi)將由存儲器控制單元21訪 問的地址數(shù)據(jù)"Next Add，，與在錯誤地址寄存器22a中存儲并且在此總 線周期內(nèi)檢測的地址數(shù)據(jù)EAdd相比較。當(dāng)比較單元22bl檢測到在下 一總線周期內(nèi)存在對與地址EAdd相同的地址的寫入指令時，處理單 元22b2產(chǎn)生清除信號Rcl，用于清除錯誤地址寄存器22a所存儲的地 址數(shù)據(jù)EAdd。當(dāng)處理單元22b2檢測到存在用于在與地址EAdd相同 的地址上讀取數(shù)據(jù)的讀取指令時，所述處理單元22b2產(chǎn)生用于刪除所
述讀取信號的"下一讀取指令Dse"信號。
在解釋具有以上配置的錯誤地址處理單元22的詳細(xì)操作之前，
下面將參考圖4描述等待信號產(chǎn)生單元23b，所述等待信號產(chǎn)生單元 23b產(chǎn)生用于把數(shù)據(jù)寫入到錯誤地址寄存器22a中的捕捉脈沖信號 CatchP。
等待信號產(chǎn)生單元23b包括用于從地址錯誤產(chǎn)生捕捉脈沖信號 CatchP (a)的等待信號產(chǎn)生電路A23b5和用于從控制信號錯誤產(chǎn)生 捕捉脈沖信號CatchP (b)的等待信號產(chǎn)生電路A23b6。
由于所有操作彼此類似，所以下面將再次參考圖4以及圖9A和 9B中的時間圖描述當(dāng)檢測到地址錯誤時等待信號產(chǎn)生電路23b5執(zhí)行 的操作。圖9A和9B示出了其中在靠近寫入信號W的上升沿的時段 內(nèi)在地址信號FB_Address中檢測到，喿聲，并且所述寫入信號W在產(chǎn) 生等待信號Wsa之前上升的情況。在這種情況下，可能在從設(shè)備 (SRAM) 3的錯誤地址上寫入數(shù)據(jù)。
等待信號產(chǎn)生電路23b5從存儲器控制單元21接收讀取/寫入周 期信號Rab/Wab、基準(zhǔn)時鐘信號Ck、來自時間測量單元23bl的輸出 Wma、來自鎖存電路23b3的輸出Loa以及總線信號比較單元A23al
的失配脈沖信號C0Sa。讀取/寫入周期信號RAB/WAB表示總線周期是
寫入周期還是讀取周期，并且是在一個總線周期內(nèi)不會改變的信號。 失配脈沖信號Cosa基本上直接經(jīng)過等待信號產(chǎn)生電路A23b5并且被 輸出作為信號CatchP (a)。當(dāng)總線信號比較單元A23al檢測到在地址信號Address和反饋地 址信號FB—Address之間的失配時，總線信號比較單元A23al輸出失 配信號Cosa。由于信號FB_Address是由包括多個信號線的地址總線 所發(fā)送的信號，所以可以按略微不同的定時在多個地址線上疊加脈沖 串噪聲。在這種情況下，如圖9A所示，產(chǎn)生多個失配脈沖信號Cosa。 因此，如圖9A所示，等待信號產(chǎn)生電路23b5輸出多個捕捉脈沖信號 CatchP ( a )。
此時，響應(yīng)于信號CatchP (a)在錯誤地址寄存器A22a中寫入 被輸入到總線信號比較單元A23al的FB_Address。在此例子中，由 于輸出多個捕捉脈沖信號CatchP，所以在錯誤地址寄存器A22a中存 儲多個錯誤地址。
將詳細(xì)描述錯誤地址處理單元22的配置和操作。
錯誤地址寄存器22a包括多個寄存器。錯誤地址寄存器22a接收 信號FB—Address、捕捉脈沖信號CatchP ( a )和清除信號Rcl并且存 儲例如在捕捉脈沖信號CatchP (a)的上升沿的信號FB_Address的 值。如圖9A中的時間圖所示，錯誤地址寄存器22a根據(jù)清除信號Rcl 來復(fù)位指定的寄存器的內(nèi)容。
在錯誤地址處理單元22處接收到來自等待信號產(chǎn)生電路A23b5 的捕捉脈沖信號CatchP ( a )之后，地址比較單元22b接收存儲器控 制單元21在下一總線周期n-1內(nèi)執(zhí)行訪問時所^f吏用的地址數(shù)據(jù)"Next Add"。地址比較單元22b接收"Next RAB/WAB信號，，和從錯誤地址寄存 器22a輸出的一個或多個錯誤地址值EAdd，所述"Next Rab/Wab信號" 表示由存儲器控制單元21在下一總線周期內(nèi)執(zhí)行的讀取訪問或?qū)懭?訪問。
地址比較單元22b將"Next Add，，與一個或多個錯誤地址值EAdd 相比較。當(dāng)Next Add與錯誤地址值EAdd中的寸壬何一個相匹配時，并 且當(dāng)下一訪問周期是讀取訪問時，地址比較單元22b向存儲器控制單 元21輸出如圖9A中的時間圖所示的下一指令讀取禁止信號Dse。當(dāng) Next Add與錯誤地址值EAdd中的任何一個相匹配時，并且當(dāng)下一訪問周期是寫入訪問時，地址比較單元22b向錯誤地址寄存器22a輸出 如圖9A中的時間圖所示的清除信號Rcl。
因此，當(dāng)向與存儲在錯誤地址寄存器22a中的錯誤地址相同的地 址執(zhí)行寫入訪問時，借助正確的寫入訪問來更新潛在的錯誤數(shù)據(jù)。此 時，地址比較單元22b復(fù)位(擦除)在錯誤地址寄存器22a中所存儲 的相應(yīng)的錯誤地址信息。
當(dāng)對與存儲在錯誤地址寄存器22a中的多個地址之一相同的地址 執(zhí)行讀取訪問時，地址比較單元22b向存儲器控制單元21通知可能讀 取潛在的錯誤數(shù)據(jù)。在這種情況下，主機(程序，管理員等)可以停 止系統(tǒng)而不執(zhí)行讀取操作，可以執(zhí)行讀取操作并且丟棄讀取的數(shù)據(jù)， 或者可以直接使用讀取的數(shù)據(jù)。
由于主設(shè)備1和從設(shè)備3具有不同的布局空間，所以假定在錯誤 地址寄存器22a中所存儲的地址不同于實際上被輸入到從設(shè)備3的地 址。
為此，可以布置錯誤地址確定單元(未示出)，所述錯誤地址確 定單元用于向存儲器控制單元21通知具有接近于存儲的錯誤地址的 比特邏輯的比特邏輯的"Next Add，，是可疑的。利用以上配置，當(dāng)訪問 其比特在邏輯上接近于在錯誤地址寄存器22a中存儲的地址值的地址 時，也可以對讀取潛在的錯誤數(shù)據(jù)輸出警報。
本發(fā)明不限于以上實施例，并且在不脫離本發(fā)明的精神和范圍的 情況下可以實現(xiàn)對本發(fā)明的各種修改。例如，從設(shè)備不限于SRAM， 并且可以使用用于延長總線周期的DRAM。取決于主設(shè)備和從設(shè)備的 尺寸和大小以及設(shè)備的響應(yīng)速度，希望布置最優(yōu)的總線診斷線。
本領(lǐng)域技術(shù)人員將容易地想到其他的優(yōu)點和修改。因此，在其更
實施例。據(jù)此，在不脫離由所附權(quán)利要求及其等效物所定義的總的發(fā) 明原理的精神或范圍的情況下可以進(jìn)行各種修改。
權(quán)利要求
1.一種總線信號控制電路(2)，被連接在用于控制數(shù)據(jù)的發(fā)送或接收的主設(shè)備和用于存儲所述數(shù)據(jù)的從設(shè)備之間，通過地址總線和控制信號線被連接到所述從設(shè)備，并且控制通過所述地址總線和控制信號線所發(fā)送或接收的總線信號，其特征在于包括總線診斷線(4)，在不經(jīng)過所述地址總線和控制信號線的情況下直接連接到從設(shè)備(3)的總線信號接收端(31)；存儲器控制單元(21)，用于根據(jù)來自所述主設(shè)備的指令控制對所述從設(shè)備的數(shù)據(jù)寫入和讀??；以及總線信號異常處理單元(23)，用于把從所述總線信號控制電路(2)向所述地址總線和控制信號線輸出的輸出總線信號與通過所述總線診斷線反饋的反饋總線信號相比較，以便確定差異的存在/不存在，其中當(dāng)在所述總線信號異常處理單元(23)中確定存在差異時，所述存儲器控制單元(21)延長正執(zhí)行的操作的總線周期。
2. 如權(quán)利要求1所述的控制電路，其特征在于所述存儲器控制單 元(21)包括存儲器控制電路(21c),用于當(dāng)根據(jù)來自所述主設(shè)備 的指令向所述從設(shè)備中寫入或從中讀取數(shù)據(jù)時產(chǎn)生總線信號；基準(zhǔn)時鐘信號產(chǎn)生電路(21a)，用于產(chǎn)生發(fā)送所述總線信號的總線周期的基 準(zhǔn)時鐘信號；以及總線周期計數(shù)器電路(21b)，用于根據(jù)所述基準(zhǔn)時 鐘信號產(chǎn)生總線周期信號，當(dāng)所述總線周期計數(shù)器電路(21b )從總線信號異常處理單元(23 ) 接收到用于表示存在差異的信號時，所述總線周期計數(shù)器電路(21b) 將正執(zhí)行的操作的總線周期延長預(yù)定時間，并且所述存儲器控制電路(21c)根據(jù)延長的總線周期產(chǎn)生總線信號。
3. 如權(quán)利要求1所述的控制電路，其特征在于所述總線信號異常 處理單元(23)進(jìn)一步包括第一總線信號比較單元(A23al)，用于把從所述存儲器控制電路(21c )發(fā)送的地址信號與通過所述總線診斷線反饋的反饋地址信號 相比較來確定是否存在差異；第二總線信號比較單元(B23a2)，用于把從所述存儲器控制電 路(21c)發(fā)送的控制信號與通過所述總線診斷線反饋的反饋控制信號 相比較來確定是否存在差異；以及信號產(chǎn)生電路(23b)，用于測量在第一和第二總線信號比較單 元之一中確定存在差異的時間段，并且當(dāng)存在差異的時間段不小于從 設(shè)備的響應(yīng)時間時產(chǎn)生存在差異信號Ws。
4. 如權(quán)利要求1所述的控制電路，其特征在于進(jìn)一步包括錯誤地 址處理單元(22)，其中所述錯誤地址處理單元(22)進(jìn)一步包括錯誤地址寄存器(22a )，用于當(dāng)所述總線信號異常處理單元(23 ) 檢測到差異時，存儲此時所獲得的反饋地址作為第一地址；以及地址比較單元(22b)，用于將由所述存儲器控制電路(21c)在 下一總線周期內(nèi)訪問的第二地址與存儲的第 一地址相比較，當(dāng)所述第 一和第二地址彼此相匹配時，命令所述存儲器控制單元(21)在下一 總線周期是寫入周期時清除所存儲的第一地址，并且當(dāng)下一總線周期 是讀取周期時，命令所述存儲器控制單元使所述讀取周期被禁止。
5. 如權(quán)利要求4所述的控制電路，其特征在于所述錯誤地址處理單元(22)包括錯誤地址數(shù)據(jù)確定單元，用于確定第二地址的比特邏 輯是否類似于在錯誤地址寄存器中存儲的第一地址的比特邏輯，并且當(dāng)所述比特邏輯彼此類似時，向存儲器控制電路給出警告。
6. —種信號控制電路(100 )，包括用于控制數(shù)據(jù)的發(fā)送和接收的 主設(shè)備、用于存儲所述數(shù)據(jù)的從設(shè)備、和總線信號控制電路，所述總 線信號控制電路被連接在所述主設(shè)備和從設(shè)備之間，通過地址總線和 控制信號線被連接到所述從設(shè)備，并且控制通過所述地址總線和控制 信號線發(fā)送或接收的總線信號，所述總線信號控制電路特征在于包括總線診斷線，在不經(jīng)過所述地址總線和控制信號線的情況下直接 連接到從設(shè)備的總線信號接收端；存儲器控制單元，用于根據(jù)來自所述主設(shè)備的指令控制對所述從設(shè)備的數(shù)據(jù)寫入和讀取；以及總線信號異常處理單元，用于把從所述總線信號控制電路向所述 地址總線和控制信號線輸出的輸出總線信號與通過所述總線診斷線接 收的接收總線信號相比較，以便確定差異的存在/不存在，其中當(dāng)在總線信號異常處理單元中確定存在差異時，所述存儲器控制 單元延長正執(zhí)行的操作的總線周期。
7. 如權(quán)利要求6所述的控制電路，其特征在于所述存儲器控制單 元(21)包括用于產(chǎn)生總線信號的存儲器控制電路(21c)，根據(jù)來 自所述主設(shè)備的指令在所述從設(shè)備中寫入數(shù)據(jù)或從中讀取數(shù)據(jù)；基準(zhǔn) 時鐘信號產(chǎn)生電路(21a)，用于產(chǎn)生發(fā)送所述總線信號的總線周期的 基準(zhǔn)時鐘信號；以及總線周期計數(shù)器電路(21b),用于根據(jù)所述基準(zhǔn)時鐘信號產(chǎn)生總線周期信號，當(dāng)所述總線周期計數(shù)器電路(21b)從所述總線信號異常處理單 元(23 )接收到表示存在差異的信號時，所述總線周期計數(shù)器電路(21b) 把正執(zhí)行的操作的總線周期延長預(yù)定時間，并且所述存儲器控制電路(21c)根據(jù)延長的總線周期產(chǎn)生總線信號。
8. 如權(quán)利要求6所述的控制電路，其特征在于所述主設(shè)備是CPU， 并且所述從i殳備是SRAM。
全文摘要
一種存儲器控制單元(21)，根據(jù)來自主設(shè)備的指令控制向所述從設(shè)備寫入和從中讀取數(shù)據(jù)?？偩€診斷線(4)在不經(jīng)過所述地址總線和控制信號線的情況下直接從總線信號控制電路(2)連接到從設(shè)備(3)的總線信號接收端(31)?？偩€信號異常處理單元(23)將從總線信號控制電路(2)向地址總線和控制信號線輸出的輸出總線信號與通過總線診斷線反饋的反饋總線信號相比較以便確定差異的存在/不存在。當(dāng)在總線信號異常處理單元(23)中確定存在差異時，存儲器控制單元(21)延長正執(zhí)行的操作的總線周期。
文檔編號G06F13/16GK101587460SQ20091020361
公開日2009年11月25日 申請日期2009年5月19日 優(yōu)先權(quán)日2008年5月19日
發(fā)明者中谷博司, 岡部基彥, 吉田順陽, 川村敏和, 竹原潤, 荒牧成彥, 鮫田芳富 申請人:株式會社東芝