專利名稱：一種基于ht總線的16個處理器的邏輯互連結(jié)構(gòu)的制作方法
技術領域：
本發(fā)明涉及一種多處理器互連結(jié)構(gòu)，尤其是一種基于HT總線的16個處理器的邏 輯互連結(jié)構(gòu)，屬于計算機體系結(jié)構(gòu)領域。
背景技術：
隨著微電子技術的發(fā)展，高性能微處理器的處理能力正在以飛快的速度發(fā)展著， 但是，單處理器的性能有限，如果僅僅依靠單個處理器的處理能力仍然很難滿足日益增長 的應用需求，因此，多處理器互連系統(tǒng)為滿足處理能力的提升提供了一種可行的方法。
在多處理器互連的系統(tǒng)中，處理器的速度已經(jīng)不再成為影響系統(tǒng)性能的主要方 面，而處理器模塊之間的通信卻成為影響整個系統(tǒng)性能提升的瓶頸。因此，有必要對多處理 器的互連結(jié)構(gòu)進行專門的研究，從而發(fā)掘系統(tǒng)潛力。 多處理器的互連結(jié)構(gòu)主要有總線互連結(jié)構(gòu)、環(huán)形互連結(jié)構(gòu)和交叉開關互連結(jié)構(gòu) 等。其中，總線互連結(jié)構(gòu)的同步時鐘頻率受到很大的限制，提升空間有限；交叉開關互連結(jié) 構(gòu)的開關矩陣實現(xiàn)的難度將隨著數(shù)據(jù)通道的增多而快速增大。本發(fā)明提供的互連方法屬于 環(huán)形互連，既能保持并行總線互連的優(yōu)點，又能克服總線固有的缺陷，由于環(huán)形互連是一種 點對點連接，所以其物理參數(shù)容易控制。同時，本發(fā)明利用了 HT(HyperTransport)總線的 低延遲高帶寬，從而實現(xiàn)了互連結(jié)構(gòu)間數(shù)據(jù)的高速交換。

發(fā)明內(nèi)容
—種基于HT總線的16個處理器的邏輯互連結(jié)構(gòu)，由4個 SMP (SymmetricalMulti-Processing，對稱多處理)結(jié)點構(gòu)成，每個SMP結(jié)點由4個處理器 構(gòu)成，所使用的處理器都具有2個HT總線控制器，每個HT總線控制器分成兩個通道，每個 通道都包含一個輸入和一個輸出。 每一個SMP結(jié)點中的4個處理器排列成一個2 X 2的陣列，每個處理器的第一個HT 總線控制器，將相鄰的兩個處理器邏輯互連； 所述的4個SMP結(jié)點也排列成一個2X2的陣列，形成了一個4X4的處理器陣列，
相鄰SMP結(jié)點間的處理器通過處理器的第二個HT總線控制器進行邏輯互連。 所述處理器邏輯互連，是通過HT總線控制器的其中一個通道進行互連，具體是將
處理器通道的輸入和與之互連的處理器通道的輸出相連，將處理器通道的輸出和與之互連
的處理器通道的輸入相連。 本發(fā)明的優(yōu)點與積極效果在于 (1)由于采用了一種多處理器互連結(jié)構(gòu)，提高了主板集成度，從而使系統(tǒng)計算能力 成倍增長； (2)由于在每4個SMP節(jié)點間采用HT總線互連，利用HT總線的低延遲高帶寬，從 而實現(xiàn)SMP間數(shù)據(jù)的高速交換； (3)本發(fā)明提出的邏輯互連結(jié)構(gòu)提供了多條數(shù)據(jù)路由，當其中某些路由出現(xiàn)故障
3時，系統(tǒng)以降低性能為代價繼續(xù)運行，具有很高的可靠性。


圖1是將兩個處理器具體連接的結(jié)構(gòu)的示意圖； 圖2是由4個處理器互連構(gòu)成一個SMP結(jié)點結(jié)構(gòu)示意圖； 圖3是由4個SMP結(jié)點互連構(gòu)成的邏輯互連結(jié)構(gòu)的示意圖。
具體實施例方式
下面將結(jié)合附圖和實施例對本發(fā)明作進一步的詳細說明。 —種基于HT總線的16個處理器的邏輯互連結(jié)構(gòu)，如圖3所示，由4個SMP結(jié)點構(gòu) 成，4個SMP結(jié)點排列成一個2X2的陣列，形成了一個4X4的處理器陣列。
每個SMP結(jié)點由4個具有2個HT總線控制器的處理器組成。 所使用的16個處理器都具有2個HT總線控制器；每個處理器具有HTO與HT1兩 個總線控制器，每個HT總線控制器包括CHO與CHI兩個通道，每個通道為16bits，并且每 個通道可以拆分成一個8bits的輸入和一個8bits的輸出。如圖1中，R0是CH0通道的輸 入，TO是CHO通道的輸出；R1是CHI通道的輸入，Tl是CHI通道的輸出。
每個SMP結(jié)點中的4個處理器排列成一個2 X 2的陣列，如圖3所示，處理器00的 通道CHI與處理器1的通道CHO互連；處理器01的通道CHI與處理器02的通道CHO互連； 處理器02的通道CHI與處理器03的通道CHO互連；處理器03的通道CHI與處理器00的 通道CHO互連。上述陣列中相鄰處理器邏輯互連時，通道間互連，具體方案是處理器OO上 通道CHI的輸入Rl與處理器01上通道CHO的輸出TO互連；處理器00上通道CHI的輸出 Tl與處理器01上通道CHO的輸入RO互連，如圖2所示。 如圖4所示，處理器00、處理器01、處理器02與處理器03之間通過第一個HT總 線控制器HTO構(gòu)成第一個SMP結(jié)點SMPO，處理器10、處理器11、處理器12與處理器13之 間通過第一個HT總線控制器HTO構(gòu)成第二個SMP結(jié)點SMP1，處理器20、處理器21、處理器 22與處理器23之間通過第一個HT總線控制器HTO構(gòu)成第三個SMP結(jié)點SMP2，處理器30、 處理器31、處理器32與處理器33之間通過第一個HT總線控制器HTO構(gòu)成第四個SMP結(jié)點 SMP3 ;4個SMP結(jié)點組成基于HT總線的16個處理器的邏輯互連結(jié)構(gòu)，具體連接為SMPO上 處理器01的HT1與SMP1上處理器13的HT1互連，SMPO上處理器02的HT1與SMP1上處 理器12的HT1互連；SMP1上處理器11的HT1與SMP2上處理器23的HT1互連，SMP1上處 理器12的HT1與SMP2上處理器22的HT1互連；SMP2上處理器21的HT1與SMP3上處理 器33的HT1互連，SMP2上處理器22的HT1與SMP3上處理器32的HT1互連；SMP3上處理 器31的HT1與SMPO上處理器03的HT1互連，SMP3上處理器32的HT1與SMPO上處理器 02的HT1互連。處理器HT1之間的互連方法與HTO之間互連的方法一致。
本發(fā)明提出的一種基于HT總線的16個處理器的邏輯互連結(jié)構(gòu)，利用了HT總線的 低延遲高帶寬，實現(xiàn)了互連結(jié)構(gòu)間數(shù)據(jù)的高速交換，極大的提升了計算機系統(tǒng)的處理能力。 另外，本發(fā)明提出的一種基于HT總線的16個處理器的邏輯互連結(jié)構(gòu)提供了多條數(shù)據(jù)路由， 當其中某些路由出現(xiàn)故障時，系統(tǒng)以降低性能為代價繼續(xù)運行，具有很高的可靠性。
本發(fā)明提出的一種基于HT總線的16個處理器的邏輯互連結(jié)構(gòu)，已經(jīng)在高性能計算機研發(fā)項目中得到應用，驗證了它的可行性。對于本發(fā)明描述的邏輯互連結(jié)構(gòu)為計算機 系統(tǒng)性能提升的實驗數(shù)據(jù)正在測試當中。
權利要求
一種基于HT總線的16個處理器的邏輯互連結(jié)構(gòu)，其特征在于由4個對稱多處理SMP結(jié)點構(gòu)成，每個SMP結(jié)點由4個處理器構(gòu)成，所使用的處理器都具有2個HT總線控制器，每個HT總線控制器分成兩個通道，每個通道都包含一個輸入和一個輸出；每一個SMP結(jié)點中的4個處理器排列成一個2×2的陣列，每個處理器的第一個HT總線控制器，將相鄰的兩個處理器邏輯互連；所述的4個SMP結(jié)點也排列成一個2×2的陣列，形成了一個4×4的處理器陣列，相鄰SMP結(jié)點間的處理器通過處理器的第二個HT總線控制器進行邏輯互連。
2. 根據(jù)權利要求1所述的一種基于16個處理器的邏輯互連結(jié)構(gòu)，其特征在于所述通 道的輸入和輸出都為8bits。
3. 根據(jù)權利要求1所述的一種基于16個處理器的邏輯互連結(jié)構(gòu)，其特征在于，所述處 理器邏輯互連，是通過HT總線控制器的其中一個通道進行互連，具體是將處理器通道的輸 入和與之互連的處理器通道的輸出相連，將處理器通道的輸出和與之互連的處理器通道的 輸入相連。
全文摘要
本發(fā)明提出了一種基于HT總線的16個處理器的邏輯互連結(jié)構(gòu)，由4個SMP結(jié)點互連構(gòu)成，每個SMP結(jié)點由4個處理器構(gòu)成，4個處理器排列成一個2×2的陣列，4個SMP結(jié)點也排列成一個2×2的陣列，形成了一個4×4的處理器陣列。所使用的處理器都具有兩個HT總線控制器，相鄰處理器之間通過HT控制器邏輯互連。本發(fā)明利用HT總線的低延遲高帶寬，實現(xiàn)SMP間數(shù)據(jù)的高速交換，同時利用處理器模塊之間的通信來構(gòu)成多處理器互連系統(tǒng)從而提升了系統(tǒng)的處理能力。
文檔編號G06F15/16GK101751372SQ200910244348
公開日2010年6月23日 申請日期2009年12月29日 優(yōu)先權日2009年12月29日
發(fā)明者牛建偉, 高賓 申請人:北京航空航天大學