專利名稱：音頻soc芯片的高效低功耗dma的ip結(jié)構(gòu)的制作方法
技術(shù)領域：
音頻S0C芯片的高效低功耗DMA的IP結(jié)構(gòu)
技術(shù)領域：
本實用新型涉及一種多媒體芯片，特別涉及一種音頻S0C芯片的高效低功耗DMA 的IP結(jié)構(gòu)。
背景技術(shù)：
隨著微電子技術(shù)的飛速發(fā)展，集成電路規(guī)模按照摩爾定律飛速提高，片上系統(tǒng) (System On Chip，簡稱S0C)技術(shù)成為國際超大規(guī)模集成電路的發(fā)展趨勢。在S0C系統(tǒng)設 計中，為了能夠快速、穩(wěn)定的形成產(chǎn)品，IPdnternetProtocol網(wǎng)絡之間互連的協(xié)議)核積 累和復用技術(shù)逐漸成為各個芯片廠商的首選。在這樣的背景下，IP復用技術(shù)成為了集成電 路設計的一個重要分支，很多設計廠商在購買其它公司的IP核的同時，也越來越重視本公 司的IP核設計和積累。DMA (Direct Memory Access存儲器直接訪問)控制器的功能與結(jié)構(gòu)是由本單位特 定的系統(tǒng)結(jié)構(gòu)決定的。但是作為IP而言，DMA控制器又要有其一般性。DMA是指外部設備 直接對計算機存儲器進行讀寫操作的1/0方式。這種方式下數(shù)據(jù)的讀寫無需CPU執(zhí)行指令， 也不經(jīng)過CPU內(nèi)部寄存器，而是利用系統(tǒng)的數(shù)據(jù)總線，由外設直接對存儲器寫入或讀出，從 而達到極高的傳輸速率。現(xiàn)在DMA也可以在內(nèi)存之間或是外設之間直接進行數(shù)據(jù)操作。DMA技術(shù)的重要性在于，利用它進行數(shù)據(jù)存取時不需要CPU進行干預，可提高系統(tǒng) 執(zhí)行應用程序的效率。利用DMA傳送數(shù)據(jù)的另一個好處是數(shù)據(jù)直接在源地址和目的地址之 間傳送，不需要是中間媒介。通用的DMA控制器應具有以下功能1.編程設定DMA的傳輸模式及其所訪問內(nèi)存的地址區(qū)域；2.屏蔽或接受外設或軟件的DMA請求，當有多個設備同時請求時，還要進行優(yōu)先 級排隊，首先響應最高級的請求；3.向CPU或總線仲裁設備提出總線請求；4.接收總線響應信號，接管總線控制；5.在DMA控制器的管理下實現(xiàn)外設和存儲器、外設和外設之間、或存儲器和存儲 器之間的數(shù)據(jù)直接傳輸。總而言之，DMA控制器一方面可以接管總線，直接在1/0接口和存儲器之間進行讀 寫操作，即可以像CPU —樣視為總線的主設備，這是DMA與其它外設最根本的區(qū)別；另一方 面，作為一個1/0器件，其DMA控制功能正式通過初始化編程來設置的，當CPU對其寫入或 讀出時，它又和其它的外設一樣成為總線的從屬器件。由于市場的細分，慢慢出現(xiàn)視頻或者音頻專用的S0C多媒體芯片，視頻處理芯片 更側(cè)重于數(shù)據(jù)搬移效率，而音頻專用芯片更注重于成本和功耗，而現(xiàn)在的DMA多是通用型 DMA，可以用于多種場合，但是沒有針對硅片面積和功耗要求十分嚴格的音頻多媒體芯片的 DMA設計。如果將現(xiàn)有的通用DMA直接用于音頻專用芯片，將會使功耗過大，面積成本過高； 而且沒有針對音頻的快速配置也會造成配置繁瑣，效率低下，如圖1所示在使用dma前， 通常需要對其進行初始化配置，至少要進行初始化的寄存器有起始地址，目標地址，傳輸數(shù)量，傳輸模式等多個寄存器，而且每個寄存器的配置通過總線配置通常需要4個或者更多 的時鐘周期。一次標準的DMA傳輸任務配置至少包含傳輸源地址、傳輸目標地址、傳輸數(shù)據(jù) 的總長度、傳輸數(shù)據(jù)的位寬，傳輸時使用的burst類型(突發(fā)傳輸類型)，在配置這些值的時 候，用戶只能通過slave (從盤)端口一個接一個的配置，按照正常情況下對一個值的寄存 器進行一次slave的配置從申請總線到配置完畢需要4個節(jié)拍，那么配置五個寄存器則需 要20個節(jié)拍，從而造成傳輸效率低下。

實用新型內(nèi)容本實用新型要解決的技術(shù)問題，在于提供一種音頻S0C芯片的高效低功耗DMA的 IP結(jié)構(gòu)，針對音頻S0C進行設計，在減少面積和功耗的同時保持了高效率的傳輸，以適應將 來芯片發(fā)展的潮流。本實用新型是這樣實現(xiàn)的一種音頻S0C芯片的高效低功耗DMA的IP結(jié)構(gòu)，包括 復數(shù)個通道，每個通道包括一通道讀寫控制器，其特征在于該復數(shù)個通道均連接至同一個 FIFO (First Input First Output，先進先出的數(shù)據(jù)緩存器)。本實用新型的上述技術(shù)方案還包括一個寄存器、一 AHBy slave (系統(tǒng)總線從盤) 端口和一 SLAVE端口 ；所述AHBy slave端口通過SLAVE端口分別與所述復數(shù)個通道的讀寫 控制器連接，所述寄存器再連接至所述SLAVE端口。本實用新型的上述技術(shù)方案還包括一個DMA通路選通器、至少兩個AHB (Advanced High performance Bus，系統(tǒng)總線)master (主盤)端口、以及一總時序控制器；所述DMA通 路選通器分別與復數(shù)個通道及至少兩個AHB master端口連接。其中，所述AHBy slave端口為單獨設置或是采用所述AHB master端口中的一個。本實用新型的優(yōu)點在于1.單FIFO多通道結(jié)構(gòu)改變每個通道均使用一個FIFO的傳統(tǒng)設計，大大減少了 芯片面積和功耗；2.同時連接多條AHB總線除了傳輸音頻數(shù)據(jù)之外，可以同時傳輸lcdc，USb，i2S， i2c, sd/mmc等外設的數(shù)據(jù)；3.可以使用高效率的fly傳輸模式現(xiàn)有的DMA同一時刻只能讀或者只能寫，而 在fly模式下，可以在兩條總線之間實現(xiàn)同時讀寫，從而大大提高了傳輸效率；4.寄存器的快速配置針對mp3播放小數(shù)據(jù)量多次相同配置的傳輸?shù)倪@種特點， 設計了針對mp3數(shù)據(jù)傳輸?shù)目焖倥渲?，只需要配置對應的一個寄存器，其對應的其他寄存 器可以在一個時鐘周期內(nèi)配置完畢，大大提高了傳輸效率；5.支持半傳輸中斷，傳輸完成中斷和錯誤中斷，其中，半傳輸中斷的中斷產(chǎn)生位置 可設置；三個中斷都有直接對應3bit輸出位，也可以通過查詢相關狀態(tài)寄存器得到；6.可設置各個通道的優(yōu)先級，支持傳輸中的高優(yōu)先級通道切換，并在高優(yōu)先級通 道傳輸完畢后返回原通道的傳輸；7.支持軟件和硬件觸發(fā)DMA傳輸；8.支持遞增和固定地址傳輸方式；9.支持暫停傳輸和取消傳輸?shù)呐渲谩?br> 下面參照附圖結(jié)合實施例對本實用新型作進一步的說明。圖1是現(xiàn)有的音頻S0C芯片的DMA的IP結(jié)構(gòu)寄存器的配置流程框圖。圖2是本實用新型的結(jié)構(gòu)框圖。圖3是本實用新型單FIFO多通道結(jié)構(gòu)的工作流程原理框圖。圖4A至圖4D是FIFO空滿狀態(tài)示意圖。圖5是本實用新型寄存器的快速配置的流程框圖。
具體實施方式請參閱圖2所示，本實用新型的音頻S0C芯片的高效低功耗DMA的IP結(jié)構(gòu)10，包 括一 AHBy slave端口 1和一 SLAVE端口 2，一個寄存器3、復數(shù)個通道4，一個FIF05、一個 DMA通路選通器6、至少兩個AHB master端口 7、以及一總時序控制器8，每個通道4還包括 一通道讀寫控制器42;所述復數(shù)個通道均連接至所述FIF05;所述AHBy slave端口 1通過 SLAVE端口 2分別與所述復數(shù)個通道4連接，所述寄存器3再連接至所述SLAVE端口 2 ；所 述DMA通路選通器6分別與復數(shù)個通道4及至少兩個AHBmaster端口 7連接。其中，所述 AHBy slave端口 1為單獨設置或是采用所述AHB master端口 7中的一個。各個部分的作用如下所述AHBy slave端口 1 用于對DMA進行配置和查詢；所述SLAVE端口 2 用于連接集成驅(qū)動器電子設備；所述寄存器3 用戶通過slave端口配置其內(nèi)容，內(nèi)容包含所有DMA傳輸?shù)膮?shù)， 如傳輸?shù)臄?shù)據(jù)位寬，突發(fā)傳輸(burst)的長度，傳輸數(shù)據(jù)的總個數(shù)，每個通道的優(yōu)先級等傳 輸信息；所述通道4 不同的通道可以傳輸不同的DMA任務，多個通道可以同時工作，其實 也就是多個DMA任務同時工作，工作時每個通道都有優(yōu)先級；所述FIF05 用于暫存數(shù)據(jù)；所述通道讀寫控制器42 用于根據(jù)該通道所執(zhí)行的DMA任務和該通道的優(yōu)先級對 通道的讀寫動作進行控制；所述DMA通路選通器6 用于根據(jù)優(yōu)先級和工作狀態(tài)選擇master和各個所述通道 讀寫控制器42連接；所述AHB master端口 7 用于對總線主動進行讀寫動作；所述總時序控制器8 用于控制整個dma的動作時序；由于memory在芯片中的面積通常占據(jù)了很大部分，所以為了達到面積和效率的 平衡，本實用新型的音頻S0C芯片的高效低功耗DMA的IP結(jié)構(gòu)使用了多通道共同使用一個 FIF05的結(jié)構(gòu)，大大節(jié)省了 IP的面積，使用時的時序控制如下(1)由于master從總線讀取的數(shù)據(jù)直接放到FIF05中，而且寫到目標端的數(shù)據(jù) 也來自FIF05，所以為了在確保在通道切換的時候不會發(fā)生錯誤，master讀寫FIF05都以 burst為單位，以保證在使用權(quán)切換時，F(xiàn)IF05里面的數(shù)可以被及時清空而不會讓切換時間 太長；(2)FIF05傳輸?shù)臋C制在DMA被觸發(fā)啟動后，DMA開始申請總線進行總線讀動作，
5首先必須將當前讀動作的burst完成，如果在當前讀burst完成時FIF05中的數(shù)據(jù)仍然不 夠一次寫burst，則需要繼續(xù)進行讀burst動作直到FIF05中的數(shù)據(jù)足夠一次寫burst，然 后進行寫burst動作，直到FIF05中的數(shù)據(jù)都被寫到目標端，此時FIF05為空；然后判斷 是否有本通道暫停申請或者其他高優(yōu)先級通道的使用申請，如果沒有則繼續(xù)進行本通道的 DMA傳輸；如果有的話則因為FIF05此時已空，所以可以立即進入暫停狀態(tài)或者將使用權(quán)切 換到高優(yōu)先級通道；(3)如果發(fā)生通道需要暫停的情況或者發(fā)生高優(yōu)先級通道提出申請如圖3所示， 不管在任何時候DMA被配置正在工作的通道暫?；蛘吒邇?yōu)先級的通道被觸發(fā)，都將在本 通道的當前burst結(jié)束后，即FIF05中的數(shù)據(jù)已經(jīng)全部傳輸?shù)侥康牡刂范褾IF05已經(jīng)空 了之后進行判斷；如果有其他高優(yōu)先級通道需要工作則FIF05使用權(quán)被切換到高優(yōu)先級通 道而此時本通道進入掛起狀態(tài)，如果此時沒有任何通道需要工作而本通道被配置為暫停則 整個DMA進入暫停狀態(tài)；直到當前通道的恢復信號(resume)有效，當前通道在的恢復信號 (resume)有效的下一個時鐘判斷此時是否已經(jīng)有高優(yōu)先級通道正在使用FIF05，如果沒有 則本通道恢復工作，向總線提出總線申請，如果有高優(yōu)先級通道正在使用則進入掛起狀態(tài)； 在掛起狀態(tài)中，每個時鐘都查詢是否正在工作的高優(yōu)先級通道已經(jīng)傳輸完畢或者被暫停， 如果有的話則本通道恢復傳輸，如果沒有則繼續(xù)保持掛起狀態(tài)。FIFO的空滿判斷因為transfer size最小為byte，所以DATA FIFO的讀寫指針以byte為單位。其 讀寫指針和讀寫控制信號由DMA控制邏輯控制，數(shù)據(jù)輸入輸出總線則與master接口模塊的 數(shù)據(jù)總線相連。對于內(nèi)部的讀指針總是指向已讀出的地址空間，進行讀操作時，要先把讀指針加 一，然后再從對應的位置中讀取數(shù)據(jù)；對于內(nèi)部的寫指針，總是指向?qū)⒁獙懭氲牡刂房臻g， 寫操作時，把數(shù)據(jù)寫往寫指針指向的地址空間。FIFO設計的關鍵是判斷何時FIFO空或者滿，如圖4A至圖4D，是FIFO空滿狀態(tài)示 意圖。當rp_fifo = wp_fifo-l時，F(xiàn)IFO可能為滿也可能為空，可根據(jù)前一個狀態(tài)來判斷 是空還是滿；如當size_fifo_rd == "BYTE時，且滿足條件rp_fifo = = wp_fifo_2，則下 一個讀狀態(tài)就為空，如圖4A和圖4B所示，同理，滿狀態(tài)也是類似的判斷。整個系統(tǒng)的操作過程1.首先，在使用DMA之前需要對寄存器進行配置，而配置通過Slave模塊(包括所 述AHBy slave端口和所述SLAVE端口 )實現(xiàn)(1)、在DMA開始前CPU通過Slave子模塊對DMA內(nèi)部的寄存器進行配置，主要是 對傳輸源地址、傳輸目標地址、傳輸數(shù)量、burst傳輸方式，通道優(yōu)先級、硬件觸發(fā)信號選擇 等寄存器進行配置；(2)、在傳輸過程中，可以通過slave子模塊查詢寄存器的狀態(tài)；(3)、在DMA因為傳送結(jié)束或者傳送出錯而發(fā)出中斷后，CPU通過Slave子模塊對 DMA內(nèi)部的中斷狀態(tài)寄存器進行查詢，判斷DMA是傳送結(jié)束，還是傳送出錯；(4)、如果是音頻硬件加速器之間的音頻數(shù)據(jù)傳輸，可以只需要配置一個快速音頻 配置寄存器來使所有寄存器快速被配置，在下一拍就可以進行傳輸。結(jié)合圖5所示，本實用 新型對寄存器初始化時，用戶可以通過slave端口對mp3快速配置位進行配置，一旦快速配 置位被配置，控制電路即根據(jù)快速配置位被配置的值對相關的寄存器在下一個節(jié)拍全部賦
6值，在下一個節(jié)拍即可以開始DMA傳輸任務?？焖倥渲眉拇嫫饕还灿?bit，配置值00，01， 10，11分別代表了四個常用的音頻解碼時的DMA任務。當該寄存器被配置后的下一拍，控制 器會自動根據(jù)配置的值將該值對應的DMA的任務的傳輸源地址、傳輸目標地址、傳輸數(shù)據(jù) 的總長度、傳輸數(shù)據(jù)的位寬、傳輸時使用的burst類型直接配置，而不需要用戶自己再一一 配置，這樣就大大減少了音頻解碼時的配置時間。2.然后，當寄存器配置完畢后，所述DMA通路選通器根據(jù)通道優(yōu)先級和傳輸要使 用的總線，將總線和通道進行連接。在一個通道傳輸過程中如果另一個通道發(fā)起DMA傳 輸請求并且優(yōu)先級高，則當前通道在傳輸完正在進行的burst傳輸后進入PAUSE狀態(tài)，在 PAUSE狀態(tài)下，保留所有寄存器的值不改變并等待繼續(xù)恢復傳輸。當前通道進入PAUSE狀態(tài) 后高優(yōu)先級通道開始傳輸，直到當高優(yōu)先級通道傳輸完畢后，取消原通道的PAUSE狀態(tài)，恢 復原先通道傳輸。3.連接完成后，所述通道讀寫控制器開始從源地址開始讀取數(shù)據(jù)，每次burst讀 入的數(shù)據(jù)放入FIF05，然后再將FIF05中的數(shù)據(jù)寫到目標地址，如果配置的一次讀burst的 數(shù)據(jù)量大于一次寫burst的數(shù)據(jù)量，DMA將會在讀一次burst后，進行多次寫burst直到 FIF05空；如果配置的一次寫burst的數(shù)據(jù)量大于一次讀burst的數(shù)據(jù)量，DMA將會進行多 次讀burst操作直到FIF05中的數(shù)據(jù)夠一次寫burst，再進行寫burst操作；例如源端的 burst xsize為burstl6 x word,目標端為burst4 x byte,則在讀一次burst之后要進行 16次寫burst才能將FIF05寫空；反之，如果源端的burst x size為burst4 xbyte,目標 端為burstl6 x word，則需要讀16次burst之后才使FIF05中的數(shù)據(jù)夠一次寫burst，此 時才會進行1次寫操作。4.如果在傳輸過程中用戶對DMA配置了暫停傳輸，DMA將會進入暫停狀態(tài)，在暫 停狀態(tài)下，其它通道可以繼續(xù)使用。外部請求信號一共有8個，通過配置外部請求寄存器 3將請求信號對應到通道4 ；如果兩個通道4對應的外部請求同時有效，則仲裁器根據(jù)優(yōu) 先級選擇優(yōu)先級高的通道4;在傳輸過程中，外部請求信號上升沿有效，每個上升沿觸發(fā)一 次burst，在這次burst結(jié)束后ack信號拉高三拍，然后通道4在本次burst結(jié)束后會進入 pause狀態(tài)；在配置恢復傳輸后，如果有更高優(yōu)先級的通道4正在使用，則等待高優(yōu)先級通 道4傳輸完畢后，原通道4恢復傳輸；如果低優(yōu)先級通道4正在傳輸，則會打斷低優(yōu)先級通 道4傳輸去恢復原通道4傳輸；如果沒有其它通道4正在使用，則直接恢復原通道傳輸4。5.如果傳輸過程中，配置了取消傳輸，則在傳輸完當前的burst后DMA進入完成傳 輸狀態(tài)。6.如果配置了傳輸完畢中斷，在DMA將傳輸任務完成后會輸出傳輸完畢中斷，然 后等待新的傳輸任務。中斷分為半傳輸中斷、傳輸完畢中斷，其中半傳輸中斷的值可在ICNT 中設置。中斷接口共有4個輸出傳輸錯誤中斷、半傳輸中斷、傳輸完畢中斷分別對應一個 輸出；還有一個dma_int是總的中斷輸出，也就是三種中斷的任何一個中斷一出現(xiàn)，這個信 號就會拉高。查詢中斷的方法有兩種直接觀察三種中斷對應的輸出信號位；CPU獲取dma_ int中斷后對ISR進行查詢；配置中斷設置中斷設置在ICON中進行，可以disable，mask; 如果disable某種中斷，在中斷條件滿足時，對應狀態(tài)寄存器不變，中斷輸出信號也無效； 如果enable+mask，在中斷條件滿足時，對應狀態(tài)寄存器3變?yōu)橛行?，中斷輸出信號無效；如 果enable+immask，在中斷條件滿足時，對應狀態(tài)寄存器3變?yōu)橛行?，中斷輸出信號有效；?br> 7中斷在中斷寄存器3或中斷信號有效后，只能通過清中斷使其恢復無效，清中斷需要通過 配置ICR進行。需要注意的是，總中斷dma_int是由半傳輸中斷和傳輸完畢中斷的“或”關 系決定，所以在清總中斷dma_int前，必須先清引起dma_int的半傳輸中斷或傳輸完畢中 斷，否則清dma_int后，又會被trans_int或者halftrans_int拉高。 綜上所述，本實用新型的音頻S0C芯片的高效低功耗DMA的IP結(jié)構(gòu)，是采用單 FIFO多通道結(jié)構(gòu)，很大程度上減少了芯片面積和功耗；同時連接多條AHB總線，可以同時傳 輸音頻數(shù)據(jù)以及l(fā)cdc，usb, i2s, i2c, sd/mmc等外設的數(shù)據(jù)；只需要配置對應的一個寄存 器，其對應的其他寄存器可以在一個時鐘周期內(nèi)配置完畢，大大提高了傳輸效率；使用高效 率的fly傳輸模式，可以在兩條總線之間實現(xiàn)同時讀寫，從而大大提高了傳輸效率；支持半 傳輸中斷，傳輸完成中斷和錯誤中斷；可設置各個通道的優(yōu)先級，支持傳輸中的高優(yōu)先級通 道切換，并在高優(yōu)先級通道傳輸完畢后返回原通道的傳輸；支持軟件和硬件觸發(fā)DMA傳輸； 支持遞增和固定地址傳輸方式；支持暫停傳輸和取消傳輸?shù)呐渲谩?br> 權(quán)利要求一種音頻SOC芯片的高效低功耗DMA的IP結(jié)構(gòu)，包括復數(shù)個通道，每個通道包括一通道讀寫控制器，其特征在于該復數(shù)個通道均連接至同一個FIFO。
2.根據(jù)權(quán)利要求1所述的音頻S0C芯片的高效低功耗DMA的IP結(jié)構(gòu)，其特征在于還 包括一個寄存器、一 AHBy slave端口和一 SLAVE端口 ；所述AHBy slave端口通過SLAVE端 口分別與所述復數(shù)個通道連接，所述寄存器再連接至所述SLAVE端口。
3.根據(jù)權(quán)利要求2所述的音頻S0C芯片的高效低功耗DMA的IP結(jié)構(gòu)，其特征在于還 包括一個DMA通路選通器、至少兩個AHB master端口、以及一總時序控制器；所述DMA通路 選通器分別與復數(shù)個通道及至少兩個AHB master端口連接。
4.根據(jù)權(quán)利要求3所述的音頻S0C芯片的高效低功耗DMA的IP結(jié)構(gòu)，其特征在于所 述AHBy slave端口為單獨設置或是采用所述AHB master端口中的一個。
專利摘要本實用新型提供了一種音頻SOC芯片的高效低功耗DMA的IP結(jié)構(gòu)，包括復數(shù)個通道，每個通道包括一通道讀寫控制器，該復數(shù)個通道均連接至同一個FIFO。其針對音頻SOC進行設計，在減少面積和功耗的同時保持了高效率的傳輸，以適應將來芯片發(fā)展的潮流。
文檔編號G06F13/28GK201583943SQ20092018342
公開日2010年9月15日 申請日期2009年10月26日 優(yōu)先權(quán)日2009年10月26日
發(fā)明者廖裕民 申請人:福州瑞芯微電子有限公司