專利名稱：用于實(shí)現(xiàn)pcram設(shè)備的自參考讀取操作的方法和裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般地涉及集成電路存儲(chǔ)器設(shè)備，并且尤其涉及用于實(shí)現(xiàn)相變隨機(jī)訪問 存儲(chǔ)器(PCRAM)設(shè)備的自參考讀取操作的方法和裝置。
背景技術(shù)：
動(dòng)態(tài)隨機(jī)訪問存儲(chǔ)器(DRAM)集成電路陣列已經(jīng)存在了若干年，同時(shí)，通過半 導(dǎo)體制造技術(shù)和電路設(shè)計(jì)技術(shù)的進(jìn)展，其已經(jīng)實(shí)現(xiàn)了存儲(chǔ)容量上的顯著增長(zhǎng)。這兩種技 術(shù)方面的顯著進(jìn)展還導(dǎo)致了越來越高級(jí)別的集成，這允許顯著降低存儲(chǔ)器陣列的大小和 成本并且增加成品率。DRAM存儲(chǔ)器單元通常包括作為基本組件的存取晶體管(開關(guān))和以電荷形式存 儲(chǔ)二進(jìn)制數(shù)據(jù)位的電容器。通常，第一電壓存儲(chǔ)在該電容器上以表示邏輯“高”或二進(jìn) 制“1”值(例如，Vdd)，而存儲(chǔ)電容器上的第二電壓表示邏輯“低”或二進(jìn)制“0” 值(例如，地)。DRAM設(shè)備的基本缺點(diǎn)在于電容器上的電荷最終將漏出，并且因此必 須進(jìn)行供應(yīng)以“刷新”電容器電荷，否則存儲(chǔ)器單元存儲(chǔ)的數(shù)據(jù)位將丟失。另一方面，傳統(tǒng)靜態(tài)隨機(jī)訪問存儲(chǔ)器(SRAM)的存儲(chǔ)器單元包括作為基本組件 的一個(gè)或多個(gè)存取晶體管和一個(gè)或多個(gè)集成電路設(shè)備形式的存儲(chǔ)器元件，該一個(gè)或多個(gè) 集成電路設(shè)備互連以起雙穩(wěn)鎖存器的功能。此類雙穩(wěn)鎖存器的示例是交叉耦合的反相器 對(duì)。雙穩(wěn)鎖存器如在DRAM存儲(chǔ)器單元的情況中無需“刷新”，并且只要它們連續(xù)接收 供給電壓就將可靠地?zé)o限存儲(chǔ)數(shù)據(jù)位。然而，此類存儲(chǔ)器單元需要較大數(shù)量的晶體管， 并且因此需要比僅DRAM單元更大量的硅基板面，而且需要汲取比DRAM單元更多的功 率。比如DRAM陣列，SRAM陣列也是易失性存儲(chǔ)器形式，其中一旦移除了供電則會(huì)丟 失數(shù)據(jù)。因而，持續(xù)努力以標(biāo)識(shí)能夠存儲(chǔ)數(shù)據(jù)狀態(tài)、無需大量刷新并且實(shí)質(zhì)上是非易失 性的其他類型的存儲(chǔ)器元件。最近的研究已經(jīng)關(guān)注于可以編程以展現(xiàn)高或低穩(wěn)定歐姆狀 態(tài)的電阻材料。此類材料的可編程電阻元件可以編程(設(shè)置)至高電阻狀態(tài)以存儲(chǔ)例如 二進(jìn)制“1”數(shù)據(jù)位，或編程至低電阻狀態(tài)以存儲(chǔ)二進(jìn)制“0”數(shù)據(jù)位。然后，可以通 過檢測(cè)讀取電壓的幅度來獲取存儲(chǔ)的數(shù)據(jù)位，該讀取電壓提供訪問設(shè)備通過電阻存儲(chǔ)器 元件切換的電流，因此指示其之前已經(jīng)被編程至的穩(wěn)定電阻狀態(tài)。相變隨機(jī)訪問存儲(chǔ)器(“PCRAM”也稱作“PRAM” )是新興的非易失性存儲(chǔ) 器技術(shù)，該技術(shù)使用具有隨溫度改變的可編程電阻的相變材料(諸如Ge-Sb-Te(GST)合 金)來存儲(chǔ)數(shù)據(jù)。諸如GeSb4的其他成分(包括其他元素的替換/添加)也可用于相變 材料。因此，將獨(dú)立相變?cè)?PCE)用作存儲(chǔ)器設(shè)備的存儲(chǔ)單元。獨(dú)立PCE的狀態(tài)是 通過加熱和冷卻過程來進(jìn)行編程的，其中加熱和冷卻過程利用電流通過PCE(或PCE附 近的分立加熱元件)并導(dǎo)致發(fā)生歐姆加熱來進(jìn)行電控制。取決于具體應(yīng)用的溫度和用于 PCE元件的加熱持續(xù)時(shí)間，將結(jié)構(gòu)“設(shè)置”為較低電阻結(jié)晶態(tài)或“重置”為非結(jié)晶、較 高電阻態(tài)。本質(zhì)上，對(duì)于將PCE元件編程以從結(jié)晶態(tài)到非結(jié)晶態(tài)的次數(shù)不存在實(shí)際的限制，反之亦然。PCE的相變通常需要高溫(例如，取決于材料性質(zhì)，在200°C之上到900°C )， 這可以從流過相變材料或分立電阻器的電流通過Joule加熱獲得。當(dāng)將相變材料加熱至其 熔化溫度之上而后快速冷卻時(shí)，相變材料成為非結(jié)晶態(tài)以存儲(chǔ)數(shù)據(jù)位“1”。備選地，當(dāng) 將相變材料加熱至其結(jié)晶溫度之上并且在冷卻之前在該溫度處維持預(yù)定的時(shí)間時(shí)，相變 材料成為結(jié)晶態(tài)以存儲(chǔ)數(shù)據(jù)位“0”。更具體地，圖1是示出了用作PCE存儲(chǔ)單元的相變材料的示例性熱循環(huán)操作的 圖。如圖所示，第一熱循環(huán)操作包括用于將PCE從結(jié)晶形式轉(zhuǎn)換為非結(jié)晶形式的“重置 (RESET)”脈沖，并且第二熱循環(huán)操作包括用于將PCE從非結(jié)晶形式轉(zhuǎn)換為結(jié)晶形式的 “設(shè)置(SET)”脈沖。在重置脈沖期間，PCM的溫度升高到其熔化溫度(Tm)之上，之
后在短時(shí)間^快速淬火。作為快速淬火的結(jié)果，保持了 PCM由于熔化而無序的原子排 列。因此，在重置脈沖之后PCM保持在非結(jié)晶、高電阻狀態(tài)。在“設(shè)置”脈沖期間， PCM在相對(duì)于熔化溫度而言較低的溫度處、持續(xù)相對(duì)于^而言較長(zhǎng)的時(shí)間^時(shí)退火。該 過程使非結(jié)晶形式能夠結(jié)晶化為較低的電阻狀態(tài)。PCM存儲(chǔ)器技術(shù)可行性的關(guān)鍵方面在于設(shè)計(jì)大規(guī)模陣列能力，從而允許數(shù)百萬 位的隨機(jī)訪問。例如，這可以通過PCE陣列實(shí)現(xiàn)，其中每個(gè)PCE陣列由使用字線(WL) (例如從多晶硅柵極材料形成的)和位線(BL)(例如，利用金屬互連材料形成的)矩陣 的關(guān)聯(lián)存取晶體管門控?？梢越?jīng)由位線(BL)和/或字線(WL)控制通過PCE的電流。 然而，由于位線的寄生電容、位線中的電阻變化、存取晶體管中的變化以及其他過程變 化，在寫入過程中使用的槽電流(以及功率)可以具有變化，因此導(dǎo)致針對(duì)低和高電阻狀 態(tài)的電阻值分布。對(duì)設(shè)計(jì)事務(wù)的進(jìn)一步復(fù)雜化的是芯片的操作溫度范圍。例如，如果在環(huán)境溫度 是-25°C時(shí)對(duì)一個(gè)PCE單元寫入并且在環(huán)境溫度是+85°C時(shí)對(duì)另一 PCE單元寫入，則相同 邏輯狀態(tài)的所得電阻可以彼此顯著不同。相反，相反狀態(tài)的電阻實(shí)際上可以在值上彼此 基本接近。甚至在針對(duì)寫入和讀取操作使用溫度補(bǔ)償電路的情況中，顯著的分布將拓寬 并且信號(hào)邊際將縮小。之前，對(duì)PCE存儲(chǔ)器單元的讀取是通過分別應(yīng)用電流或電壓以及測(cè)量所得電壓 或電流，并且將測(cè)量的電流/電壓與已知參考值進(jìn)行比較而實(shí)現(xiàn)的。可以通過對(duì)低和高 值進(jìn)行平均或?qū)⒌突蚋咧党艘砸蜃?，而在芯片上?shù)字化地設(shè)置或生成已知的參考值。無 論如何，這些技術(shù)中的每個(gè)都基本上是相同的，其中將單元待讀取的信號(hào)與固定參考水 平繼續(xù)比較。而且，如果溫度或處理?xiàng)l件改變，從而結(jié)晶、非結(jié)晶態(tài)的單元電阻值存在 大變化，則很難確保單個(gè)固定參考值對(duì)于適當(dāng)?shù)膯卧獱顟B(tài)檢測(cè)是合適的。避免使用單個(gè)參考水平的一個(gè)方式是利用所謂的“雙單元”設(shè)計(jì)，其中使用每 位兩個(gè)PCE設(shè)備。根據(jù)邏輯狀態(tài)，對(duì)兩個(gè)單元中的一個(gè)寫入低而另一個(gè)寫入高。在比較 期間，如果單元A是高并且B是低，則感測(cè)放大器的輸出(以及單元的邏輯狀態(tài))是1， 相反地，如果A是低且B是高，則感測(cè)放大器輸出是0。雖然這減輕了令一個(gè)參考配合 水平適合所有位的需要，但是這是以陣列效率(使用每位兩個(gè)PCE)為非雙單元芯片的大 致一半為代價(jià)的。因而，希望能夠以下面的方式實(shí)現(xiàn)更完善、魯棒的PCE讀取技術(shù)，該 方式為對(duì)陣列效率無不利影響。

發(fā)明內(nèi)容
在示例性實(shí)施方式中，實(shí)現(xiàn)相變隨機(jī)訪問存儲(chǔ)器(PCRAM)陣列的自參考讀取 操作的方法克服或減輕了現(xiàn)有技術(shù)的之前所述的缺點(diǎn)和缺陷，該方法包括將激勵(lì)應(yīng)用于 與待讀取的所選相變?cè)?PCE)相關(guān)聯(lián)的位線；將所述位線的節(jié)點(diǎn)上的第一電壓與延遲 節(jié)點(diǎn)上的第二電壓進(jìn)行比較，其中所述延遲節(jié)點(diǎn)上的所述第二電壓表示因與其相關(guān)聯(lián)的 電阻/電容時(shí)間常數(shù)而相對(duì)于所述第一電壓的延遲電壓；以及確定在所述讀取操作期間 所述第一電壓是否降至低于所述第二電壓的值；其中在所述讀取操作期間所述第一電壓 降至低于所述第二電壓的值的情況中，確定將所述PCE編程至非結(jié)晶態(tài)，并且在所述讀 取操作期間所述第一電壓沒有降至低于所述第二電壓的值的情況中，確定將所述PCE編 程至結(jié)晶態(tài)。在另一實(shí)施方式中，一種用于實(shí)現(xiàn)相變隨機(jī)訪問存儲(chǔ)器(PCRAM)陣列的自參 考讀取操作的裝置，包括用于將激勵(lì)應(yīng)用于與待讀取的所選相變?cè)?PCE)相關(guān)聯(lián)的 位線的設(shè)備；以及用于將所述位線的節(jié)點(diǎn)上的第一電壓與延遲節(jié)點(diǎn)上的第二電壓進(jìn)行比 較的比較器，其中所述延遲節(jié)點(diǎn)上的所述第二電壓表示因與其相關(guān)聯(lián)的電阻/電容時(shí)間 常數(shù)而相對(duì)于所述第一電壓的延遲電壓，所述比較器配置為確定在所述讀取操作期間所 述第一電壓是否降至低于所述第二電壓的值；其中在所述讀取操作期間所述第一電壓降 至低于所述第二電壓的值的情況中，確定將所述PCE編程至非結(jié)晶態(tài)，并且在所述讀取 操作期間所述第一電壓沒有降至低于所述第二電壓的值的情況中，確定將所述PCE編程 至結(jié)晶態(tài)。


參考示例性附圖，其中，在多個(gè)圖中，相同的元素編號(hào)相同。圖1是示出了用作PCE存儲(chǔ)單元的相變材料的示例性熱循環(huán)操作的圖；圖2是適于根據(jù)本發(fā)明實(shí)施方式使用的示例性PCRAM陣列的示意圖；圖3是示出了較低電阻結(jié)晶態(tài)和較高電阻非結(jié)晶態(tài)的PCE單元的電阻特性的 圖，其中該電阻特性是應(yīng)用于PCE單元的電壓的函數(shù)；圖4是示出了針對(duì)應(yīng)用的斜升電流，跨越PCE單元而針對(duì)非結(jié)晶態(tài)和結(jié)晶態(tài)兩 者所得的電壓響應(yīng)的另一圖；圖5是示出了根據(jù)本發(fā)明實(shí)施方式的用于實(shí)現(xiàn)PCRAM設(shè)備的自參考讀取操作的 裝置的示意圖；圖6是示出了圖5裝置的位線和延遲位線節(jié)點(diǎn)處針對(duì)應(yīng)用的斜升電流所得的電壓 響應(yīng)的圖；以及圖7是示出了可以合并自參考讀取裝置的PCRAM系統(tǒng)的布局的示意性框圖；以 及圖8是根據(jù)本發(fā)明備選實(shí)施方式的、用于實(shí)現(xiàn)PCRAM設(shè)備的自參考讀取操作的 裝置的示意圖。
具體實(shí)施例方式這里描述了用于實(shí)現(xiàn)相變隨機(jī)訪問存儲(chǔ)器(PCRAM)設(shè)備的自參考讀取操作的 方法和裝置。簡(jiǎn)而言之，這里的實(shí)施方式通過將位線節(jié)點(diǎn)電壓的值與位線節(jié)點(diǎn)值的輕微 延遲值進(jìn)行比較，來檢查作為僅非結(jié)晶態(tài)(不是結(jié)晶態(tài))特性的電阻擊穿條件。如果PCE 處于結(jié)晶態(tài)，則這些節(jié)點(diǎn)之間的電壓差將隨著應(yīng)用的、通過PCE的電流的值增加而實(shí)質(zhì) 上連續(xù)。即，位線節(jié)點(diǎn)電壓的值將總是高于延遲的位線節(jié)點(diǎn)電壓的值。另一方面，如果PCE處于非結(jié)晶態(tài)，則PCE將隨著對(duì)其應(yīng)用的讀取電流/電壓 的量增加而在某些點(diǎn)處擊穿。具體地，該擊穿將在跨越PCE的電壓大于作為非結(jié)晶態(tài) PCE的特性的擊穿電壓(Vb)時(shí)發(fā)生。一旦這發(fā)生，位線節(jié)點(diǎn)上的電壓將突然下降，因?yàn)?非結(jié)晶PCE電阻例如從約100KΩ切換至約IKΩ。使用該示例，已經(jīng)充電高至Vb的位 線現(xiàn)在將突然放電至約l/100Vb。更顯著地，該放電將首先出現(xiàn)在位線上，然后出現(xiàn)在延 遲的位線節(jié)點(diǎn)上的電壓上。對(duì)于簡(jiǎn)短時(shí)段(例如，0.5nS-5nS)而言，位線節(jié)點(diǎn)上的電壓 將因此在幅度上低于延遲的位線節(jié)點(diǎn)上的電壓。因此，針對(duì)位線和延遲的位線電壓的比 較機(jī)制(例如，感測(cè)放大器)的狀態(tài)將能夠檢測(cè)和鎖存該變遷，這指示了單元處于非結(jié)晶 態(tài)。而且，如果感測(cè)放大器由于電阻擊穿而沒有檢測(cè)到此類變遷，則其將知道單元處于 結(jié)晶態(tài)。如這里進(jìn)一步的詳細(xì)描述，產(chǎn)生自參考延遲的位線節(jié)點(diǎn)的一個(gè)方式是通過耦合 至與PCE相關(guān)聯(lián)的位線的合適RC網(wǎng)絡(luò)?，F(xiàn)在參考圖2，其示出了適于根據(jù)本發(fā)明實(shí)施方式使用的示例性PCRAM陣列200 的示意圖。如圖所示，陣列200包括多個(gè)獨(dú)立存儲(chǔ)器單元202，其中每個(gè)具有存取晶體管 204和可編程PCE 206 (例如，上述GST元件)。獨(dú)立單元202以行列布置，其具有耦合至 多個(gè)字線208的每個(gè)存取晶體管204的柵極端，多個(gè)字線208耦合至字線控制電路210，如 本領(lǐng)域所知的那樣。此外，當(dāng)激活時(shí)，每個(gè)存取晶體管204將其相應(yīng)的PCE 206耦合至相 關(guān)聯(lián)的位(數(shù)據(jù))線212，該位(數(shù)據(jù))線212耦合至位線控制電路214(例如，感測(cè)放大 器，行地址解碼器等)，也如本領(lǐng)域所知的那樣。位線控制電路將訪問的位線(對(duì))耦合 至主位線(對(duì))216，該主位線(對(duì))216與讀取選擇電路218和寫入選擇電路220兩者進(jìn)行 通信。由于寫入電路不是本公開的焦點(diǎn)，所有這里不提供對(duì)其的詳細(xì)討論。參考圖3，示出了繪出PCE的IV特性的圖300。曲線302表示非結(jié)晶態(tài)的高電 阻，而曲線304表示結(jié)晶態(tài)的低電阻。應(yīng)該指出，兩條曲線鄰近的虛線例如基于某些處 理、編程或溫度條件的變化表示該狀態(tài)的可能電阻曲線的范圍和分布。還要指出，根據(jù) 圖3，高電阻曲線304僅延伸高至擊穿電壓(Vb)，在該擊穿電壓之上，特性電阻曲線“驟 返fenapback)”并且仿佛結(jié)晶態(tài)的情況，如虛線箭頭所示。然而，該電擊穿實(shí)際上沒有 改變PCE的晶體狀態(tài)。圖4是示出了針對(duì)應(yīng)用的斜升電流，跨越PCE單元而針對(duì)非結(jié)晶態(tài)和結(jié)晶態(tài)兩 者所得的電壓響應(yīng)的另一圖400。雖然跨越結(jié)晶相PCE的電壓平滑地跟蹤斜升電流的 值，然而將看到對(duì)于非結(jié)晶相PCE，最終來到斜升電流使得跨越PCE的電壓達(dá)到擊穿電 壓的點(diǎn)。在該點(diǎn)處，在再次隨著更高的斜升電流穩(wěn)定增加之前，跨越PCE的電壓突然減 小(如PCE電阻下降)。無論非結(jié)晶態(tài)中的該擊穿電壓的具體值如何，如果可以利用應(yīng) 用的斜升電流檢測(cè)到擊穿本身，則可以讀取單元以確定其是非結(jié)晶態(tài)還是結(jié)晶態(tài)。艮口， 如果檢測(cè)到擊穿點(diǎn)，則將PCE編程至非結(jié)晶態(tài)；如果沒有檢測(cè)到，則將PCE編程至結(jié)晶態(tài)。因而，圖5是示出了根據(jù)本發(fā)明實(shí)施方式的用于實(shí)現(xiàn)PCRAM設(shè)備的自參考讀 取操作的裝置500的示意圖。如圖所示，裝置500包括斜升電流源502、感測(cè)放大器 (op-amp) 504,感測(cè)放大器延遲塊506、數(shù)據(jù)鎖存器508以及列開關(guān)和位線系統(tǒng)510，其 具有通過關(guān)聯(lián)的訪問FET 514所選的PCE 512。在圖5中，列開關(guān)和位線系統(tǒng)510已經(jīng) 簡(jiǎn)化，從而示出已經(jīng)選擇了一個(gè)字線(WL)和一個(gè)位線(BL)以及系統(tǒng)將感測(cè)PCE狀態(tài)的 點(diǎn)ο感測(cè)放大器504的輸入⑴中的一個(gè)在通過FET 514選擇時(shí)耦合至與待讀取PCE 512相關(guān)聯(lián)的位線節(jié)點(diǎn)516。感測(cè)放大器504的另一輸入(_)耦合至位線節(jié)點(diǎn)516的延遲 版本，也稱為延遲節(jié)點(diǎn)518。該延遲通過選擇延遲塊506的電阻和電容的合適(RC)值來 實(shí)現(xiàn)，其包括電阻器RSA和電容器CSA。因此，位線節(jié)點(diǎn)516上的電壓改變導(dǎo)致延遲節(jié) 點(diǎn)518上的電壓的延遲改變。通過比較位線節(jié)點(diǎn)516上和延遲節(jié)點(diǎn)518上的電壓的值， 因此可能檢測(cè)到位線節(jié)點(diǎn)516的電壓降至低于延遲節(jié)點(diǎn)518的電壓的值的點(diǎn)。如果這發(fā) 生，感測(cè)放大器504的輸出的此類改變可以存儲(chǔ)在數(shù)據(jù)鎖存器508中，其反映了讀取非結(jié) 晶態(tài)的PCE。應(yīng)該理解，對(duì)感測(cè)放大器504的輸入的極性可以反轉(zhuǎn)(即，位線節(jié)點(diǎn)516 耦合至“_”并且延遲節(jié)點(diǎn)518耦合至“ + ”)，只要輸出數(shù)據(jù)鎖存器508配置為檢測(cè)狀 態(tài)的改變(例如，感測(cè)放大器504的正常高輸出短暫地變遷至低，或感測(cè)放大器的正常低 輸出短暫地變遷至高)。在所述實(shí)施方式中，延遲塊506的RC元件(即，RSA、CSA)可以是分立組件。 然而，如下所述，可以從現(xiàn)有結(jié)構(gòu)(諸如來自于設(shè)備的未訪問的、相鄰陣列的位線)利用 電容組件(CSA)。圖6是示出了針對(duì)應(yīng)用的斜升電流，在將PCE編程至非結(jié)晶態(tài)時(shí)，圖5裝置的 位線和延遲的位線節(jié)點(diǎn)處的所得的電壓響應(yīng)的圖。在時(shí)間斜升電流源502激活，從而 使得讀取電流流過PCE 512，通過FET 514的字線激活來選擇PCE 512來進(jìn)行讀取操作。 由于電流的幅度增加，所以跨越PCE 512的電壓增加，因此增加了位線節(jié)點(diǎn)516上的電 壓。由于延遲塊506內(nèi)存在RSA和CSA，則電壓的相應(yīng)增加發(fā)生在延遲節(jié)點(diǎn)518處，但 是其相對(duì)于位線節(jié)點(diǎn)516延遲。在圖6中，實(shí)線602繪出了位線節(jié)點(diǎn)電壓曲線，而在圖6 中，虛線604繪出了延遲節(jié)點(diǎn)電壓曲線。因?yàn)樵谧x取操作之前，初始不存在跨越感測(cè)放 大器輸入的電壓差，所以輸出數(shù)據(jù)鎖存器508初始在非常短的時(shí)間中保持不活躍，直到 斜升電流激活之后，存在跨越感測(cè)放大器輸入建立的電壓差(延遲)。因此，在時(shí)間t2， 激活輸出鎖存器508，在該時(shí)間處，可以從圖6中看到在位線節(jié)點(diǎn)516和延遲節(jié)點(diǎn)518之 間建立了電壓差。在時(shí)間之間，將看到由于延遲塊電阻和電容，漸增的延遲節(jié)點(diǎn)電壓保持小 于漸增的位線節(jié)點(diǎn)電壓。然而，在時(shí)間t3，斜升電流現(xiàn)在使得PCE電壓到達(dá)其非結(jié)晶擊 穿值，從而使得位線節(jié)點(diǎn)516上的電壓突然下降。由于延遲塊，延遲節(jié)點(diǎn)518上的電壓 沒有立即跟隨該下降，并且作為結(jié)果，存在時(shí)間窗口(在之間)，在該時(shí)間窗口期 間，延遲節(jié)點(diǎn)電壓超過位線節(jié)點(diǎn)電壓。這繼而導(dǎo)致感測(cè)放大器(Vsa)的輸出電壓的相應(yīng) 改變。在時(shí)間t4之后，PCE現(xiàn)在展現(xiàn)了類似于結(jié)晶相的類似電特性，并且延遲節(jié)點(diǎn)電壓 再次落在位節(jié)點(diǎn)電壓之后。然而，感測(cè)放大器/鎖存器組合檢測(cè)到并捕獲到擊穿條件以指示PCE處于非結(jié)晶態(tài)。如上所述，在優(yōu)化陣列效率的努力中，進(jìn)行了如下構(gòu)思，代替向陣列設(shè)計(jì)添加 的分立電容器，延遲塊506的電容組件(CSA)可以表示來自于陣列的未選擇的位線。其 優(yōu)勢(shì)在于⑴沒有因?yàn)榉至SA元件而從陣列中消耗附加的面積，以及(2)CSA的電容 將非常緊密地跟蹤與被感測(cè)PCE單元相關(guān)聯(lián)的所選位線的電容。例如，在圖7中，存在 于陣列部分702中的單元由中心式定位的感測(cè)放大器電路704來感測(cè)。因而，在自參考 電路中使用的延遲塊的電容組件可以取自陣列部分706中未選擇的位線，其還與感測(cè)放 大器電路相鄰定位。在圖8中呈現(xiàn)了所得感測(cè)裝置的備選實(shí)施方式。如圖8所示，圖5中的分立電容器CSA由來自于相鄰陣列部分706的另一未選 擇的位線系統(tǒng)替換。連同延遲塊506中的RSA，來自于未選擇的位線的電容提供延遲節(jié) 點(diǎn)518上的適當(dāng)信號(hào)延遲，從而感測(cè)放大器504可以檢測(cè)待讀取的PCE 512是否處于非結(jié) 晶態(tài)。而且，通過使用相鄰陣列部分706，未選擇的位線的電容非常緊密地跟蹤與被感測(cè) PCE單元相關(guān)聯(lián)的所選位線的電容。設(shè)計(jì)考慮按照接近于Rkjw (PCE電阻處于結(jié)晶態(tài))和Rhlgh (PCE電阻處于非結(jié)晶態(tài))的RSA 值，仿真支持上述自參考感測(cè)放大器的功能。這些值可以分別在Rhlgh和Rkjw值之上或之 下，直到某一邊際。在提供感測(cè)放大器系統(tǒng)對(duì)PCE陣列的增加的跟蹤的進(jìn)一步努力中， 進(jìn)行如下構(gòu)思，RSA元件本身還可以形成自PCE。在此類情況中，RSA將由低電阻狀 態(tài)的PCE組成，因?yàn)榻Y(jié)晶態(tài)表示更穩(wěn)定的電阻值。例如，如果選擇RSA的值為2*Rlmv， 則串聯(lián)的兩個(gè)結(jié)晶PCE可以用于RSA。此外，RSA還可以在對(duì)PCE電阻進(jìn)行某些平均 中起作用，從而將過程變化納入考慮，例如使得使用對(duì)于所有四個(gè)PCE元件而言并行的 兩個(gè)支腳(或全部8個(gè)PCE元件的4個(gè)并行支腳)。對(duì)PCE電阻的該平均可以在幾乎任 何組織中實(shí)現(xiàn)，并且其僅受到PCE鏈占用面積的限制。然而，如果給出感測(cè)放大器的面 積，則PCE電阻的任何陣列大小將忽略。相對(duì)于斜升電流源而言，電流的斜率使得其慢于位線系統(tǒng)的充電/放電時(shí)間， 從而可以檢測(cè)到其中(針對(duì)非結(jié)晶態(tài))位線節(jié)點(diǎn)上的電壓臨時(shí)降至低于延遲節(jié)點(diǎn)上的電壓 的變遷條件。因此，在示例性實(shí)施方式中，選擇延遲塊506的RC時(shí)間常數(shù)實(shí)質(zhì)上等于 位線和正被讀取的(非結(jié)晶)PCE的RC時(shí)間常數(shù)。代替電流斜升源502，可以使用電流開關(guān)或脈沖。仍舊在另一備選示例中，還可 以使用斜升電壓源，而檢測(cè)電路查找與集成感測(cè)放大器的不連續(xù)性。在任何情況中，應(yīng) 優(yōu)化激勵(lì)和感測(cè)控制系統(tǒng)的設(shè)計(jì)，從而通過不對(duì)重置(非結(jié)晶)位進(jìn)行退火而確保讀取是 非破壞性的。然而，在位處于結(jié)晶(設(shè)置)態(tài)的情況中，可以認(rèn)為對(duì)位進(jìn)行退火更可接 受。這是對(duì)使用電壓激勵(lì)的更多關(guān)注。雖然已經(jīng)參考一個(gè)或多個(gè)優(yōu)選實(shí)施方式描述了本發(fā)明，但是本領(lǐng)域技術(shù)人員應(yīng) 該理解，在不脫離本發(fā)明范圍的情況下，可以進(jìn)行各種改變并且可以使用等同物替換其 元件。此外，可以進(jìn)行很多修改以使特定情況或材料適應(yīng)本發(fā)明的教導(dǎo)，這不會(huì)脫離其 本質(zhì)范圍。因此，目的在于，本發(fā)明不限于如為了執(zhí)行本發(fā)明而構(gòu)思的最好模式所公開 的特定實(shí)施方式，而是，本發(fā)明將包括落入所附權(quán)利要求書范圍內(nèi)的所有實(shí)施方式。
權(quán)利要求
1.一種實(shí)現(xiàn)相變隨機(jī)訪問存儲(chǔ)器(PCRAM)陣列的自參考讀取操作的方法，所述方法 包括將激勵(lì)應(yīng)用于與待讀取的所選相變?cè)?PCE)相關(guān)聯(lián)的位線； 將所述位線的節(jié)點(diǎn)上的第一電壓與延遲節(jié)點(diǎn)上的第二電壓進(jìn)行比較，其中所述延遲 節(jié)點(diǎn)上的所述第二電壓表示因與其相關(guān)聯(lián)的電阻/電容時(shí)間常數(shù)而相對(duì)于所述第一電壓 的延遲電壓；以及確定在所述讀取操作期間所述第一電壓是否降至低于所述第二電壓的值； 其中在所述讀取操作期間所述第一電壓降至低于所述第二電壓的值的情況中，確定 將所述PCE編程至非結(jié)晶態(tài)，并且在所述讀取操作期間所述第一電壓沒有降至低于所述 第二電壓的值的情況中，確定將所述PCE編程至結(jié)晶態(tài)。
2.根據(jù)權(quán)利要求1所述的方法，其中所述將激勵(lì)應(yīng)用于與待讀取的PCE相關(guān)聯(lián)的位 線包括激活斜升電流源，所述斜升電流源在跨越所述PCE的電壓中引起增加。
3.根據(jù)權(quán)利要求2所述的方法，其中對(duì)于將所述PCE編程至所述非結(jié)晶態(tài)的條件， 所述第一電壓降至低于所述第二電壓的值對(duì)應(yīng)于所述非結(jié)晶態(tài)PCE的電壓擊穿，從而其 電阻減小。
4.根據(jù)權(quán)利要求1所述的方法，其中所述延遲節(jié)點(diǎn)和所述位線節(jié)點(diǎn)耦合至感測(cè)放大器。
5.根據(jù)權(quán)利要求4所述的方法，還包括捕獲數(shù)據(jù)鎖存器中的感測(cè)放大器輸出中的改 變，這對(duì)應(yīng)于讀取所述非結(jié)晶態(tài)的所述PCE。
6.根據(jù)權(quán)利要求4所述的方法，其中所述延遲節(jié)點(diǎn)耦合至包括電阻元件和電容元件的 延遲塊。
7.根據(jù)權(quán)利要求6所述的方法，其中所述電容元件包括相對(duì)于PCRAM陣列的分立組件。
8.根據(jù)權(quán)利要求7所述的方法，其中所述電容元件包括與相對(duì)于正被讀取陣列的相鄰 陣列相關(guān)聯(lián)的未選擇位線。
9.根據(jù)權(quán)利要求6所述的方法，其中所述電阻元件包括一個(gè)或多個(gè)結(jié)晶態(tài)PCE。
10.根據(jù)權(quán)利要求6所述的方法，其中選擇所述延遲塊的RC時(shí)間常數(shù)以實(shí)質(zhì)上等于 所述位線和正被讀取PCE的RC時(shí)間常數(shù)。
11.一種用于實(shí)現(xiàn)相變隨機(jī)訪問存儲(chǔ)器(PCRAM)陣列的自參考讀取操作的裝置，包括用于將激勵(lì)應(yīng)用于與待讀取的所選相變?cè)?PCE)相關(guān)聯(lián)的位線的設(shè)備；以及 用于將所述位線的節(jié)點(diǎn)上的第一電壓與延遲節(jié)點(diǎn)上的第二電壓進(jìn)行比較的比較器， 其中所述延遲節(jié)點(diǎn)上的所述第二電壓表示因與其相關(guān)聯(lián)的電阻/電容時(shí)間常數(shù)而相對(duì)于 所述第一電壓的延遲電壓，所述比較器配置為確定在所述讀取操作期間所述第一電壓是 否降至低于所述第二電壓的值；其中在所述讀取操作期間所述第一電壓降至低于所述第二電壓的值的情況中，確定 將所述PCE編程至非結(jié)晶態(tài)，并且在所述讀取操作期間所述第一電壓沒有降至低于所述 第二電壓的值的情況中，確定將所述PCE編程至結(jié)晶態(tài)。
12.根據(jù)權(quán)利要求11所述的裝置，其中用于將激勵(lì)應(yīng)用于與待讀取的PCE相關(guān)聯(lián)的位線的設(shè)備包括斜升電流源，所述斜升電流源在跨越所述PCE的電壓中引起增加。
13.根據(jù)權(quán)利要求12所述的裝置，其中對(duì)于將所述PCE編程至所述非結(jié)晶態(tài)的條件， 所述第一電壓降至低于所述第二電壓的值對(duì)應(yīng)于所述非結(jié)晶態(tài)PCE的電壓擊穿，從而其 電阻減小。
14.根據(jù)權(quán)利要求11所述的裝置，其中所述延遲節(jié)點(diǎn)和所述位線節(jié)點(diǎn)耦合至感測(cè)放大器。
15.根據(jù)權(quán)利要求14所述的裝置，還包括數(shù)據(jù)鎖存器，其配置為捕獲感測(cè)放大器輸出 中的改變，這對(duì)應(yīng)于讀取所述非結(jié)晶態(tài)中的所述PCE。
16.根據(jù)權(quán)利要求14所述的裝置，其中所述延遲節(jié)點(diǎn)耦合至包括電阻元件和電容元件 的延遲塊。
17.根據(jù)權(quán)利要求16所述的裝置，其中所述電容元件包括相對(duì)于PCRAM陣列的分立組件。
18.根據(jù)權(quán)利要求17所述的裝置，其中所述電容元件包括與相對(duì)于正被讀取陣列的相 鄰陣列相關(guān)聯(lián)的未選擇位線。
19.根據(jù)權(quán)利要求16所述的裝置，其中所述電阻元件包括一個(gè)或多個(gè)結(jié)晶態(tài)PCE。
20.根據(jù)權(quán)利要求16所述的裝置，其中選擇所述延遲塊的RC時(shí)間常數(shù)以實(shí)質(zhì)上等于 所述位線和正被讀取PCE的RC時(shí)間常數(shù)。
全文摘要
一種實(shí)現(xiàn)PCRAM陣列的自參考讀取操作的方法，其包括將激勵(lì)應(yīng)用于與待讀取的所選相變?cè)?PCE)(206)相關(guān)聯(lián)的位線(212)；將該位線的節(jié)點(diǎn)(516)上的第一電壓與延遲節(jié)點(diǎn)(518)上的第二電壓進(jìn)行比較，其中該第二電壓表示因與其相關(guān)聯(lián)的電阻/電容時(shí)間常數(shù)而相對(duì)于第一電壓的延遲電壓；并且確定在讀取操作期間第一電壓是否降至低于第二電壓的值；其中在第一電壓在讀取操作期間降至低于第二電壓的值的情況中，確定將(PCE)(206)編程至非結(jié)晶態(tài)，并且在第一電壓沒有降至低于第二電壓的值的情況中，確定將(PCE)(206)編程至結(jié)晶態(tài)。
文檔編號(hào)G06F13/00GK102016811SQ200980115536
公開日2011年4月13日 申請(qǐng)日期2009年4月23日 優(yōu)先權(quán)日2008年4月30日
發(fā)明者M·C·拉莫雷伊, T·M·馬菲特 申請(qǐng)人:國際商業(yè)機(jī)器公司