專(zhuān)利名稱(chēng)：具有可配置邏輯陣列的微控制器的制作方法
技術(shù)領(lǐng)域：
本申請(qǐng)案的技術(shù)領(lǐng)域涉及微控制器。
背景技術(shù)：
微控制器通常使用微處理器、存儲(chǔ)器及多個(gè)外圍裝置來(lái)形成可應(yīng)用于多種應(yīng)用中的芯片上的系統(tǒng)。通常，不需要額外硬件來(lái)設(shè)計(jì)用于控制微控制器集成于其中的系統(tǒng)的印刷電路板的情況很少。然而，通常必須單個(gè)或多個(gè)反相器、XOR門(mén)或類(lèi)似物來(lái)調(diào)節(jié)裝置之間的信號(hào)。這些通常成本高且需要顯著的板空間。針對(duì)更高的靈活性，US 6，066，961揭示將微控制器與可編程邏輯裝置耦合。然而， 此解決方案仍需要顯著的板空間。US 6，898，101揭示包括集成可編程邏輯裝置的微控制器。然而，這些參考文獻(xiàn)中所揭示的不同實(shí)施例保持可編程邏輯裝置以及其輸入及輸出仍與微控制器分離。在系統(tǒng)設(shè)計(jì)中的所必需邏輯需要可編程邏輯裝置與微控制器的組合功能的情況下，這些實(shí)施例仍面對(duì)上述相同問(wèn)題。因此，需要一種集成于單個(gè)芯片中的微控制器與可編程邏輯裝置的經(jīng)改進(jìn)組合。

發(fā)明內(nèi)容
在一個(gè)實(shí)施例中，一種微控制器可包含中央處理單元(CPU)；可編程邏輯裝置， 其接收輸入信號(hào)且具有與外部引腳耦合的輸入/輸出；中斷控制單元，其接收內(nèi)部輸入信號(hào)中的至少一者或與所述輸入/輸出中的至少一者耦合且產(chǎn)生饋送到所述CPU的中斷信號(hào)。根據(jù)另一實(shí)施例，所述中斷控制單元接收選自由以下各項(xiàng)組成的群組的至少一個(gè)信號(hào)所述輸入信號(hào)及來(lái)自所述輸入/輸出的輸入/輸出信號(hào)。根據(jù)本發(fā)明的另一實(shí)施例， 所述中斷控制單元可操作以屏蔽所述輸入信號(hào)或輸入/輸出信號(hào)。根據(jù)本發(fā)明的另一實(shí)施例，所述中斷控制單元可操作以確定產(chǎn)生所述中斷信號(hào)的所述輸入信號(hào)或輸入/輸出信號(hào)的極性。根據(jù)本發(fā)明的另一實(shí)施例，所述中斷控制單元可操作以確定產(chǎn)生所述中斷信號(hào)的所述輸入信號(hào)或輸入/輸出信號(hào)的上升或下降沿。根據(jù)本發(fā)明的另一實(shí)施例，所述可編程邏輯裝置可包含一可編程AND陣列及多個(gè)輸入/輸出單元。根據(jù)本發(fā)明的另一實(shí)施例，所述微控制器可進(jìn)一步包含產(chǎn)生饋送到所述可編程邏輯裝置的時(shí)鐘信號(hào)的時(shí)鐘選擇單元。根據(jù)本發(fā)明的另一實(shí)施例，所述時(shí)鐘選擇單元可操作以在由至少一個(gè)外圍計(jì)時(shí)器單元產(chǎn)生的多個(gè)時(shí)鐘信號(hào)之間進(jìn)行選擇。根據(jù)本發(fā)明的另一實(shí)施例，所述時(shí)鐘選擇單元可操作以在內(nèi)部與外部時(shí)鐘信號(hào)之間進(jìn)行選擇。根據(jù)本發(fā)明的另一實(shí)施例，所述可編程邏輯裝置可通過(guò)多個(gè)特殊功能寄存器重新編程。根據(jù)本發(fā)明的另一實(shí)施例，所述微控制器可包含接收所述輸入信號(hào)的外部輸入墊。根據(jù)本發(fā)明的另一實(shí)施例，所述微控制器可包含與所述可編程邏輯裝置耦合以提供所述輸入信號(hào)的輸入寄存器。根據(jù)本發(fā)明的另一實(shí)施例，所述微控制器可包含受控制以選擇來(lái)自外部輸入墊或內(nèi)部寄存器的至少一個(gè)輸入信號(hào)的至少一個(gè)多路
見(jiàn)用器。根據(jù)另一實(shí)施例，一種微控制器可包含中央處理單元(CPU)；可編程邏輯裝置， 其具有接收輸入信號(hào)的矩陣，其中所述矩陣包含與外部輸入/輸出引腳耦合的第一多個(gè)邏輯單元及與所述CPU的中斷輸入耦合的第二多個(gè)邏輯單元。根據(jù)另一實(shí)施例，所述可編程邏輯裝置可包含一可編程AND陣列及多個(gè)輸入/輸出單元。根據(jù)本發(fā)明的另一實(shí)施例，所述微控制器可進(jìn)一步包含產(chǎn)生饋送到所述可編程邏輯裝置的時(shí)鐘信號(hào)的時(shí)鐘選擇單元。根據(jù)本發(fā)明的另一實(shí)施例，所述時(shí)鐘選擇單元可操作以在由至少一個(gè)外圍計(jì)時(shí)器單元產(chǎn)生的多個(gè)時(shí)鐘信號(hào)之間進(jìn)行選擇。根據(jù)本發(fā)明的另一實(shí)施例，所述時(shí)鐘選擇單元可操作以在內(nèi)部與外部時(shí)鐘信號(hào)之間進(jìn)行選擇。根據(jù)本發(fā)明的另一實(shí)施例，所述可編程邏輯裝置可通過(guò)多個(gè)特殊功能寄存器重新編程。根據(jù)本發(fā)明的另一實(shí)施例，所述微控制器可包含接收所述輸入信號(hào)的外部輸入墊。根據(jù)本發(fā)明的另一實(shí)施例， 所述微控制器可包含與所述可編程邏輯裝置耦合以提供所述輸入信號(hào)的輸入寄存器。根據(jù)本發(fā)明的另一實(shí)施例，所述微控制器可包含受控制以選擇來(lái)自外部輸入墊或內(nèi)部寄存器的至少一個(gè)輸入信號(hào)的至少一個(gè)多路復(fù)用器。根據(jù)又一實(shí)施例，一種操作微控制器的方法，所述微控制器包含中央處理單元 (CPU)；可編程邏輯裝置，其接收輸入信號(hào)且具有與外部引腳耦合的輸入/輸出；中斷控制單元，其接收所述輸入信號(hào)中的至少一者或來(lái)自所述輸入/輸出的至少一個(gè)信號(hào)且產(chǎn)生饋送到所述CPU的中斷信號(hào)，所述方法可包含以下步驟經(jīng)由所述CPU對(duì)所述可編程邏輯裝置進(jìn)行編程；及配置所述中斷控制單元以在發(fā)生選自由所述輸入信號(hào)及來(lái)自所述可編程邏輯裝置的所述輸入/輸出的信號(hào)組成的群組的至少一個(gè)信號(hào)的動(dòng)態(tài)或靜態(tài)信號(hào)條件時(shí)產(chǎn)生中斷信號(hào)。根據(jù)另一實(shí)施例，所述方法可進(jìn)一步包含在所述中斷控制單元處接收選自由以下各項(xiàng)組成的群組的多個(gè)信號(hào)的步驟所述輸入信號(hào)或來(lái)自所述輸入/輸出的信號(hào)。根據(jù)另一實(shí)施例，所述配置步驟可包含屏蔽所述信號(hào)。根據(jù)另一實(shí)施例，所述配置步驟可包含確定所述信號(hào)的極性。根據(jù)另一實(shí)施例，所述配置步驟可包含確定產(chǎn)生所述中斷信號(hào)的所述信號(hào)的上升或下降沿。根據(jù)另一實(shí)施例，所述方法可進(jìn)一步包含選擇時(shí)鐘信號(hào)且將所述選定時(shí)鐘信號(hào)饋送到所述可編程邏輯裝置的步驟。根據(jù)另一實(shí)施例，所述方法可進(jìn)一步包含在內(nèi)部與外部時(shí)鐘信號(hào)之間進(jìn)行選擇且將所述選定時(shí)鐘信號(hào)饋送到所述可編程邏輯裝置的步驟。根據(jù)本發(fā)明的另一實(shí)施例，所述可編程邏輯裝置可通過(guò)多個(gè)特殊功能寄存器重新編程。根據(jù)以下圖式、說(shuō)明及以上權(quán)利要求書(shū)，所屬領(lǐng)域的技術(shù)人員將易于明了本發(fā)明的其它技術(shù)優(yōu)點(diǎn)。本申請(qǐng)案的各種實(shí)施例可獲得所列舉優(yōu)點(diǎn)的子組。沒(méi)有一個(gè)優(yōu)點(diǎn)對(duì)于所述實(shí)施例是關(guān)鍵性的。


通過(guò)結(jié)合附圖參閱以下說(shuō)明可獲取對(duì)本發(fā)明及其優(yōu)點(diǎn)的更完全理解，附圖中相同參考編號(hào)指示相同特征，且其中圖1是顯示根據(jù)實(shí)施例的微控制器的框圖；圖2顯示可編程AND陣列及宏單元的實(shí)施例；圖3顯示具有四個(gè)輸入及四個(gè)輸入/輸出以及可選擇時(shí)鐘源的可編程邏輯裝置的實(shí)施例；圖4顯示圖3中所示的可編程邏輯裝置的輸入側(cè)的另一實(shí)施例；圖5顯示作為可編程邏輯裝置與微控制器之間的鏈路的中斷控制單元的一個(gè)實(shí)施例的框圖；圖6顯示作為可編程邏輯裝置與微控制器之間的鏈路的中斷控制單元的另一實(shí)施例的框圖；圖7顯示將中斷線添加到矩陣的可編程邏輯裝置的另一實(shí)施例；圖8顯示如圖2及圖3中所示的可編程AND陣列的矩陣中的連接點(diǎn)的實(shí)例。
具體實(shí)施例方式圖1顯示根據(jù)實(shí)施例的微控制器的框圖。集成芯片嵌入于具有100的外殼中，其具有多個(gè)外部引腳140。對(duì)于微控制器典型的是，所述集成芯片包含中央處理單元110、多個(gè)外圍裝置120及存儲(chǔ)器130。此外，根據(jù)實(shí)施例，所述微控制器包含與外部輸入引腳及外部輸入/輸出引腳耦合的可編程邏輯裝置(PLD)150。PLD 150此外(舉例來(lái)說(shuō))經(jīng)由內(nèi)部系統(tǒng)或外圍總線與CPU耦合?？删幊踢壿嬔b置此外可經(jīng)由特殊功能寄存器塊160中所含有的特殊功能寄存器可編程?？山?jīng)由時(shí)鐘信號(hào)單元180將各種時(shí)鐘信號(hào)提供到PLD 150。提供中斷屏蔽控制單元170作為CPU 110與PLD 150之間的連接鏈路。為此，中斷屏蔽控制單元170可與外部輸入及/或輸入/輸出信號(hào)中的選定者或者與所有這些信號(hào)耦合，此取決于具有集成式PLD的微控制器的實(shí)施方案及設(shè)計(jì)。所述中斷屏蔽控制單元可產(chǎn)生至少一個(gè)中斷信號(hào)，其被直接饋送到CPU 110或饋送到中斷控制器190。PLD 150可經(jīng)實(shí)施以使得其包含可編程陣列邏輯(PAL)裝置的功能性。PAL裝置提供使用AND門(mén)陣列、反相器及正反器形成組合邏輯的構(gòu)件?？墒褂糜邢迶?shù)目個(gè)引腳來(lái)實(shí)施此種功能性?？商砑油ǔ２辉赑AL中實(shí)施的額外特征。舉例來(lái)說(shuō)，根據(jù)實(shí)施例，所述可編程邏輯裝置可經(jīng)實(shí)施以使得其可重新編程。此外，根據(jù)稍后將解釋的實(shí)施例，使用專(zhuān)用中斷屏蔽控制單元170將可編程邏輯裝置綁縛到微控制器系統(tǒng)架構(gòu)中。根據(jù)實(shí)施例，如圖2中所示，可編程邏輯裝置150可由與I/O宏單元組合的可編程 AND陣列組成，所述I/O宏單元允許到可編程外部引腳的組合或順序輸出。所述I/O宏單元可經(jīng)設(shè)計(jì)以允許到所述AND陣列中的組合或順序反饋以實(shí)現(xiàn)基本狀態(tài)機(jī)功能操作?？梢愿鞣N方式構(gòu)建所述可編程AND陣列。圖2顯示可編程AND陣列與單個(gè)I/O宏單元的組合的一個(gè)例示性實(shí)施例?？赏ㄟ^(guò)外部引腳210將外部信號(hào)Ix饋送到可編程AND陣列240中。為允許處理經(jīng)反相信號(hào)，引腳 210分別通過(guò)驅(qū)動(dòng)器225及反相器230與可編程AND陣列240耦合。可使用驅(qū)動(dòng)器215及反相器220以類(lèi)似方式將外部時(shí)鐘信號(hào)CLK饋送到可編程AND陣列M0。在另一實(shí)施例中， 可提供內(nèi)部時(shí)鐘信號(hào)而非外部時(shí)鐘信號(hào)CLK。在又一實(shí)施例中，如下文將更詳細(xì)地解釋?zhuān)鞣N內(nèi)部及外部時(shí)鐘信號(hào)可為可通過(guò)相應(yīng)多路復(fù)用器電路選擇?？删幊藺ND陣列240可產(chǎn)生饋送到輸出驅(qū)動(dòng)器275的啟用輸出信號(hào)。輸出信號(hào)可被饋送到邏輯門(mén)245供與其它可編程 AND陣列輸出信號(hào)組合，如下文將更詳細(xì)地解釋。然后通過(guò)I/O宏單元中的驅(qū)動(dòng)器255及反相器260將邏輯門(mén)245的輸出信號(hào)分裂成正及經(jīng)反相信號(hào)。所述I/O宏單元還接收可與正反器250的時(shí)鐘輸入耦合的選定時(shí)鐘信號(hào)，正反器250還接收來(lái)自可編程AND陣列240的經(jīng)驅(qū)動(dòng)輸出信號(hào)。將來(lái)自正反器250的正及經(jīng)反相輸出信號(hào)連同驅(qū)動(dòng)器255及反相器265 的輸出信號(hào)一同饋送到多路復(fù)用器270的輸入。多路復(fù)用器270產(chǎn)生輸出信號(hào)，其通過(guò)可控制驅(qū)動(dòng)器270被饋送到外部輸入/輸出引腳IOx 2800此外可將正反器MO的所述經(jīng)反相輸出信號(hào)饋送到多路復(fù)用器四5的輸入，多路復(fù)用器295還接收來(lái)自引腳觀0的可能輸入信號(hào)。針對(duì)多路復(fù)用器270及295提供相應(yīng)選擇信號(hào)。多路復(fù)用器四5的輸出提供反饋信號(hào)且其通過(guò)驅(qū)動(dòng)器285及反相器290被分裂成正及經(jīng)反相反饋信號(hào)，且被饋送回到可編程AND陣列M0。AND陣列240的配置及I/O宏單元中的多路復(fù)用器選擇信號(hào)可以是基于寄存器的。 為此，特殊功能寄存器庫(kù)160可提供專(zhuān)用控制寄存器?？梢栽S多方式存儲(chǔ)模塊的配置信息。 舉例來(lái)說(shuō)，根據(jù)一個(gè)實(shí)施例，所述信息可從快閃存儲(chǔ)器信息塊、用戶(hù)快閃區(qū)域預(yù)加載，或者通過(guò)用戶(hù)軟件代碼直接編程。通電下的配置方法可通過(guò)DMA通道、模塊總線主控自動(dòng)加載， 或者通過(guò)軟件進(jìn)行用戶(hù)編程。舉例來(lái)說(shuō)，Verilog語(yǔ)言可用作狀態(tài)方程式的基線，因?yàn)榇苏Z(yǔ)言在電路設(shè)計(jì)領(lǐng)域中是眾所周知的。此語(yǔ)言可容易地集成到適合微控制器的開(kāi)發(fā)軟件中以允許邏輯陣列的額外硬件設(shè)計(jì)。圖3顯示圖2中所示的適合于微控制器的主結(jié)構(gòu)的應(yīng)用。根據(jù)此實(shí)施方案，提供四個(gè)外部輸入引腳I1到I4及四個(gè)外部輸入/輸出引腳IO1到104?？删幊藺ND陣列由水平線Htl到H33與垂直線Vtl到V15的交叉點(diǎn)指示且下文將更詳細(xì)地解釋其可編程性。水平線被分組成具有8條線的群組。這8條水平線通過(guò)八個(gè)AND門(mén)320及一個(gè)OR門(mén)325被饋送到一個(gè)I/O宏單元。每一 AND門(mén)320分別接收來(lái)自每一水平群組(舉例來(lái)說(shuō)，H。到H7)的所有輸出，如將相對(duì)于圖6更詳細(xì)地解釋。OR門(mén)325可接收所有AND門(mén)320的輸出(見(jiàn)圖6) 或如圖3中所示來(lái)自群組H1到樂(lè)的輸出。根據(jù)一個(gè)實(shí)施例，使用第一水平輸出線作為用于輸出驅(qū)動(dòng)器355的啟用線。在圖3中所示的實(shí)施例中，所述I/O宏單元僅包含單個(gè)反相器 345而非如圖2中所示的驅(qū)動(dòng)器/反相器對(duì)。此外，正及經(jīng)反相信號(hào)的輸出分別由平衡驅(qū)動(dòng)器315及3；35提供。圖3還在右上角顯示可能的時(shí)鐘選擇實(shí)施方案。第一多路復(fù)用器305接收四個(gè)不同時(shí)鐘信號(hào)Timers Timer2, Timer3及Timer4,其可由相應(yīng)外圍計(jì)時(shí)器裝置產(chǎn)生。使用計(jì)時(shí)器選擇信號(hào)sel_tim來(lái)控制多路復(fù)用器305。多路復(fù)用器305的輸出信號(hào)被饋送到第二多路復(fù)用器310的一個(gè)輸入，多路復(fù)用器310還接收內(nèi)部系統(tǒng)時(shí)鐘int_clk且連接到外部引腳從而接收外部時(shí)鐘信號(hào)ext_clk。多路復(fù)用器310由控制信號(hào)sel_clk控制，其確定可編程邏輯裝置使用哪一時(shí)鐘信號(hào)。所述時(shí)鐘信號(hào)被饋送到所述四個(gè)I/O宏單元中的每一者的所有正反器250。這些正反器還具有設(shè)定及重設(shè)輸入，其由AND矩陣通過(guò)水平輸出線H32及 H33控制。圖4顯示到圖3中所示的矩陣的輸入結(jié)構(gòu)的替代實(shí)施例。因此，為更好地概述，圖4中僅顯示來(lái)自圖3的輸入線316及317。對(duì)于每一輸入群組，提供一多路復(fù)用器46(V4，其選擇由輸入墊Ih提供的信號(hào)或由正反器450提供的輸出信號(hào)。正反器450接收來(lái)自寄存器reg
430的輸入信號(hào)且可通過(guò)時(shí)鐘信號(hào)470時(shí)鐘驅(qū)動(dòng)且通過(guò)重設(shè)信號(hào) 480重設(shè)。舉例來(lái)說(shuō)，通過(guò)選擇寄存器srcseUO.. 3]提供選擇信號(hào)410。因此，通過(guò)選擇寄存器srcsel
的相應(yīng)位，控制每一多路復(fù)用器46(V4以選擇輸入墊Iy或寄存器 reg
。根據(jù)各種實(shí)施例，可編程裝置可接收僅來(lái)自外部輸入墊、僅來(lái)自?xún)?nèi)部寄存器的輸入信號(hào)或者可由多路復(fù)用器從任一源選擇的輸入信號(hào)。所述可編程邏輯裝置通過(guò)特別設(shè)計(jì)的中斷控制邏輯嵌入于所述微控制器中。為此，具體中斷屏蔽控制單元170可提供如圖5中所示的可編程中斷產(chǎn)生。根據(jù)使用如圖3或圖4中所示的可編程邏輯裝置的一個(gè)實(shí)施例，所有四個(gè)輸入信號(hào)I1到I4及所有四個(gè)輸入/ 輸出信號(hào)IO1到IO4被饋送到中斷屏蔽控制單元170的八個(gè)輸入。所述中斷屏蔽控制單元可經(jīng)設(shè)計(jì)以便可相對(duì)于中斷輸出信號(hào)的產(chǎn)生編程。舉例來(lái)說(shuō)，第一控制信號(hào)EDGE可界定是否將產(chǎn)生每一輸入上的上升或下降沿的中斷。根據(jù)另一實(shí)施例，觸發(fā)中斷的極性可為可經(jīng)由控制信號(hào)Int_Polarity針對(duì)每一輸入編程?？墒褂眯盘?hào)Int_Mask選擇性地屏蔽掉單個(gè)輸入信號(hào)。此外，可使用一般啟用信號(hào)ht-Enable來(lái)激活中斷屏蔽控制單元170。可組合這些選項(xiàng)中的任一者且可包括其它控制選項(xiàng)。舉例來(lái)說(shuō)，中斷屏蔽控制單元可產(chǎn)生具有不同極性的多個(gè)中斷輸出信號(hào)。圖6顯示其中在中斷屏蔽控制單元中使用更有限數(shù)目個(gè)輸入信號(hào)的又一實(shí)施例。 在此實(shí)施例中，使用多路復(fù)用器520來(lái)從八個(gè)輸入信號(hào)中選擇四個(gè)且將其饋送到中斷屏蔽控制單元510。此實(shí)施例需要較少控制信號(hào)，因?yàn)閮H存在四個(gè)輸入信號(hào)。根據(jù)另一實(shí)施例， 僅使用可編程邏輯裝置的選定數(shù)目個(gè)輸入及/輸出信號(hào)來(lái)產(chǎn)生中斷。在此實(shí)施例中，可省略多路復(fù)用器520。圖7顯示其中直接從矩陣產(chǎn)生中斷信號(hào)的又一實(shí)施例。為此，可通過(guò)類(lèi)似于用于可編程邏輯裝置的單元的相應(yīng)矩陣單元來(lái)產(chǎn)生中斷信號(hào)730。因此，根據(jù)實(shí)施例，添加四個(gè)輸入線34到37以與垂直線Vch15形成相應(yīng)矩陣。然后將每一群組連接到相應(yīng)AND門(mén)710， 且相應(yīng)OR門(mén)720將所述群組組合到中斷輸出信號(hào)730，此類(lèi)似于圖3中所示的每一輸入群組。根據(jù)各種實(shí)施例，可從所揭示中斷源的任一組合選擇所述中斷信號(hào)。因此，裝置可具有矩陣產(chǎn)生的中斷或從輸入信號(hào)及/或輸入/輸出信號(hào)產(chǎn)生的中斷信號(hào)的組合。圖8顯示由如圖3、圖4及圖7中所示的水平線與垂直線的交叉點(diǎn)表示的可編程配置單元的可能實(shí)施方案。根據(jù)不同實(shí)施例可使用其它實(shí)施方案。水平/垂直矩陣中的每一連接點(diǎn)可(舉例來(lái)說(shuō))由如圖8中的點(diǎn)框600所示的單元實(shí)施。舉例來(lái)說(shuō)，對(duì)于矩陣點(diǎn)V[1]/HW]，將兩條線均饋送到AND門(mén)610，其輸出與OR門(mén)640的第一輸入耦合?？墒褂谜雌?30來(lái)設(shè)定初始配置信號(hào)，其可由(舉例來(lái)說(shuō))相應(yīng)熔絲所產(chǎn)生的熔絲信號(hào)FUS_ H0[V[1]]]來(lái)界定。在已通過(guò)控制正反器630的設(shè)定及重設(shè)輸入的AND門(mén)620及660應(yīng)用重設(shè)之后，此熔絲信號(hào)界定正反器630的狀態(tài)。為此，所述熔絲信號(hào)被饋送到AND門(mén)620的第一輸入且由反相器650反相且被饋送到AND門(mén)660的第一輸入。AND門(mén)620及660的第二輸入接收所述重設(shè)信號(hào)。在所述裝置的操作期間(即，在所述裝置的重設(shè)之后)用戶(hù)可使用H^write及信號(hào)覆寫(xiě)所述熔絲信號(hào)所界定的正反器630的狀態(tài)。正反器630 為配置正反器，其狀態(tài)界定是否應(yīng)連接V[l]與H
交點(diǎn)。正反器630由時(shí)鐘信號(hào)計(jì)時(shí)。正反器630的輸出與OR門(mén)640的第二輸入耦合。此矩陣連接單元600的輸出被饋送到AND門(mén)320的16個(gè)輸入中的一者。AND門(mén)320的輸出然后被饋送到OR門(mén)325的八個(gè)輸入中的一者，也如圖3中所示。根據(jù)另一實(shí)施例，邏輯620、630、650及660可完全由基于熔絲的PAL邏輯取代。熔絲信號(hào)FUS_H0[V[1]]]將接著單獨(dú)確定相應(yīng)矩陣點(diǎn)。所述各種實(shí)施例可經(jīng)配置以提供非常靈活的額外板上硬件，以設(shè)計(jì)具有不同額外邏輯需求的系統(tǒng)。舉例來(lái)說(shuō)，可編程邏輯裝置可經(jīng)編程以形成可經(jīng)由靈活的中斷控制單元緊緊地集成到微控制器中的簡(jiǎn)單狀態(tài)機(jī)。根據(jù)一個(gè)實(shí)施例，此種狀態(tài)機(jī)可經(jīng)編程以檢測(cè)串行位且在檢測(cè)到此種序列時(shí)產(chǎn)生中斷。此種可檢測(cè)位序列的長(zhǎng)度僅取決于可編程邏輯裝置的復(fù)雜性。所述系統(tǒng)的可重新編程性允許動(dòng)態(tài)改變其配置。因此，可形成可在操作中重新編程的非常靈活的系統(tǒng)。所述各種實(shí)施例的優(yōu)點(diǎn)可被視為運(yùn)行時(shí)間時(shí)的用戶(hù)可配置性。用戶(hù)可通過(guò)重新編程相應(yīng)配置寄存器而在任一操作點(diǎn)處改變配置。時(shí)鐘源可從各種內(nèi)部微控制器源或外部引腳編程。電路的操作可與微控制器外圍總線時(shí)鐘一樣快?？商峁?舉例來(lái)說(shuō))以JAVA編寫(xiě)以獲得跨越平臺(tái)的可用性的一件伴隨軟件以允許用戶(hù)形成針對(duì)邏輯功能的邏輯方程式且使得易于實(shí)施實(shí)際的定制解決方案。根據(jù)實(shí)施例，可將類(lèi)Verilog語(yǔ)言用作對(duì)狀態(tài)方程式的描述語(yǔ)言。此種應(yīng)用可有效地將邏輯方程式匯編到熔絲圖中，所述熔絲圖被翻譯成十六進(jìn)制數(shù)據(jù)文件，用戶(hù)可將其編程到用戶(hù)快閃中且相應(yīng)地寫(xiě)入到配置寄存器中。此種方法將允許用戶(hù)可方便地編程的靈活配置。所述各種實(shí)施例可釋放微控制器的微處理器用于其它任務(wù)，因?yàn)槟承┻壿嫻δ芸捎煽删幊踢壿媹?zhí)行。因此，本發(fā)明極適于實(shí)施所述目標(biāo)并獲得所提及的結(jié)果及優(yōu)點(diǎn)以及其中固有的其它結(jié)果及優(yōu)點(diǎn)。雖然已參照本發(fā)明的特定優(yōu)選實(shí)施例來(lái)描繪、描述及界定本發(fā)明，但此類(lèi)參照并不意味著限定本發(fā)明，且不應(yīng)推斷出存在此限定。本發(fā)明在形式及功能上存在大量修改、更改及等效形式，所屬領(lǐng)域的技術(shù)人員將聯(lián)想到所述修改、更改及等效形式。本發(fā)明的所描繪及所描述優(yōu)選實(shí)施例僅為例示性，且并非對(duì)本發(fā)明的范圍的窮盡性說(shuō)明。因此，本發(fā)明既定僅由所附權(quán)利要求書(shū)的精神及范圍限定，但完全涵蓋所有方面中的等效形式。
權(quán)利要求
1.一種微控制器，其包含中央處理單元(CPU)；可編程邏輯裝置，其接收輸入信號(hào)且具有與外部引腳耦合的輸入/輸出；中斷控制單元，其接收所述內(nèi)部輸入信號(hào)中的至少一者或與所述輸入/輸出中的至少一者耦合且產(chǎn)生饋送到所述CPU的中斷信號(hào)。
2.根據(jù)權(quán)利要求1所述的微控制器，其中所述中斷控制單元接收選自由以下各項(xiàng)組成的群組的至少一個(gè)信號(hào)所述輸入信號(hào)及來(lái)自所述輸入/輸出的輸入/輸出信號(hào)。
3.根據(jù)權(quán)利要求2所述的微控制器，其中所述中斷控制單元可操作以屏蔽所述輸入信號(hào)或輸入/輸出信號(hào)。
4.根據(jù)權(quán)利要求2所述的微控制器，其中所述中斷控制單元可操作以確定產(chǎn)生所述中斷信號(hào)的所述輸入信號(hào)或輸入/輸出信號(hào)的極性。
5.根據(jù)權(quán)利要求2所述的微控制器，其中所述中斷控制單元可操作以確定產(chǎn)生所述中斷信號(hào)的所述輸入信號(hào)或輸入/輸出信號(hào)的上升或下降沿。
6.根據(jù)權(quán)利要求1所述的微控制器，其中可編程邏輯裝置包含可編程AND陣列及多個(gè)輸入/輸出單元。
7.根據(jù)權(quán)利要求1所述的微控制器，其進(jìn)一步包含產(chǎn)生饋送到所述可編程邏輯裝置的時(shí)鐘信號(hào)的時(shí)鐘選擇單元。
8.根據(jù)權(quán)利要求1所述的微控制器，其中所述時(shí)鐘選擇單元可操作以在由至少一個(gè)外圍計(jì)時(shí)器單元產(chǎn)生的多個(gè)時(shí)鐘信號(hào)之間進(jìn)行選擇。
9.根據(jù)權(quán)利要求1所述的微控制器，其中所述時(shí)鐘選擇單元可操作以在內(nèi)部與外部時(shí)鐘信號(hào)之間進(jìn)行選擇。
10.根據(jù)權(quán)利要求1所述的微控制器，其中所述可編程邏輯裝置可通過(guò)多個(gè)特殊功能寄存器重新編程。
11.根據(jù)權(quán)利要求1所述的微控制器，其包含接收所述輸入信號(hào)的外部輸入墊。
12.根據(jù)權(quán)利要求1所述的微控制器，其包含與所述可編程邏輯裝置耦合以提供所述輸入信號(hào)的輸入寄存器。
13.根據(jù)權(quán)利要求1所述的微控制器，其包含受控制以選擇來(lái)自外部輸入墊或內(nèi)部寄存器的至少一個(gè)輸入信號(hào)的至少一個(gè)多路復(fù)用器。
14.一種微控制器，其包含中央處理單元(CPU)；可編程邏輯裝置，其具有接收輸入信號(hào)的矩陣，其中所述矩陣包含與外部輸入/輸出引腳耦合的第一多個(gè)邏輯單元及與所述CPU的中斷輸入耦合的第二多個(gè)邏輯單元。
15.根據(jù)權(quán)利要求14所述的微控制器，其中可編程邏輯裝置包含可編程AND陣列及多個(gè)輸入/輸出單元。
16.根據(jù)權(quán)利要求14所述的微控制器，其進(jìn)一步包含產(chǎn)生饋送到所述可編程邏輯裝置的時(shí)鐘信號(hào)的時(shí)鐘選擇單元。
17.根據(jù)權(quán)利要求14所述的微控制器，其中所述時(shí)鐘選擇單元可操作以在由至少一個(gè)外圍計(jì)時(shí)器單元產(chǎn)生的多個(gè)時(shí)鐘信號(hào)之間進(jìn)行選擇。
18.根據(jù)權(quán)利要求14所述的微控制器，其中所述時(shí)鐘選擇單元可操作以在內(nèi)部與外部時(shí)鐘信號(hào)之間進(jìn)行選擇。
19.根據(jù)權(quán)利要求14所述的微控制器，其中所述可編程邏輯裝置可通過(guò)多個(gè)特殊功能寄存器重新編程。
20.根據(jù)權(quán)利要求14所述的微控制器，其包含接收所述輸入信號(hào)的外部輸入墊。
21.根據(jù)權(quán)利要求14所述的微控制器，其包含與所述可編程邏輯裝置耦合以提供所述輸入信號(hào)的輸入寄存器。
22.根據(jù)權(quán)利要求14所述的微控制器，其包含受控制以選擇來(lái)自外部輸入墊或內(nèi)部寄存器的至少一個(gè)輸入信號(hào)的至少一個(gè)多路復(fù)用器。
23.一種操作微控制器的方法，所述微控制器包含中央處理單元(CPU)；可編程邏輯裝置，其接收輸入信號(hào)且具有與外部引腳耦合的輸入/輸出；中斷控制單元，其接收所述輸入信號(hào)中的至少一者或來(lái)自所述輸入/輸出的至少一個(gè)信號(hào)且產(chǎn)生饋送到所述CPU的中斷信號(hào)，所述方法包含以下步驟經(jīng)由所述CPU對(duì)所述可編程邏輯裝置進(jìn)行編程；配置所述中斷控制單元以在發(fā)生選自由所述輸入信號(hào)及來(lái)自所述可編程邏輯裝置的所述輸入/輸出的信號(hào)組成的群組的至少一個(gè)信號(hào)的動(dòng)態(tài)或靜態(tài)信號(hào)條件時(shí)產(chǎn)生中斷信號(hào)。
24.根據(jù)權(quán)利要求23所述的方法，其進(jìn)一步包含在所述中斷控制單元處接收選自由以下各項(xiàng)組成的群組的多個(gè)信號(hào)的步驟所述輸入信號(hào)或來(lái)自所述輸入/輸出的信號(hào)。
25.根據(jù)權(quán)利要求M所述的方法，其中所述配置步驟包含屏蔽所述信號(hào)。
26.根據(jù)權(quán)利要求M所述的方法，其中所述配置步驟包含確定所述信號(hào)的極性。
27.根據(jù)權(quán)利要求M所述的方法，其中所述配置步驟包含確定產(chǎn)生所述中斷信號(hào)的所述信號(hào)的上升或下降沿。
28.根據(jù)權(quán)利要求23所述的方法，其進(jìn)一步包含選擇時(shí)鐘信號(hào)且將所述選定時(shí)鐘信號(hào)饋送到所述可編程邏輯裝置的步驟。
29.根據(jù)權(quán)利要求23所述的方法，其進(jìn)一步包含在內(nèi)部與外部時(shí)鐘信號(hào)之間進(jìn)行選擇且將所述選定時(shí)鐘信號(hào)饋送到所述可編程邏輯裝置的步驟。
30.根據(jù)權(quán)利要求23所述的方法，其中所述可編程邏輯裝置可通過(guò)多個(gè)特殊功能寄存器重新編程。
全文摘要
本發(fā)明揭示一種微控制器，其可具有中央處理單元(CPU)；可編程邏輯裝置，其接收輸入信號(hào)且具有與外部引腳耦合的輸入/輸出；及中斷控制單元，其接收內(nèi)部輸入信號(hào)中的至少一者或與所述輸入/輸出中的至少一者耦合且產(chǎn)生饋送到所述CPU的中斷信號(hào)。
文檔編號(hào)G06F13/24GK102209959SQ200980145107
公開(kāi)日2011年10月5日 申請(qǐng)日期2009年11月11日 優(yōu)先權(quán)日2008年11月12日
發(fā)明者史蒂文·道森, 格雷格·拉赫蒂 申請(qǐng)人:密克羅奇普技術(shù)公司