專利名稱：高速內(nèi)存系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種內(nèi)存系統(tǒng)，尤其涉及一種可結(jié)合多個子內(nèi)存裝置來實(shí)現(xiàn)高頻寬之 高速內(nèi)存系統(tǒng)。
背景技術(shù)：
靜態(tài)隨機(jī)存取內(nèi)存Static Random Access Memory, SRAM)是一種揮發(fā)性可擦寫 式內(nèi)存，由于其存取速度非?？?，因此常被應(yīng)用在需要快速讀寫的電子產(chǎn)品中，例如可被用 作微處理器的高速緩存、顯示驅(qū)動芯片或是網(wǎng)絡(luò)芯片中的暫存內(nèi)存。而在實(shí)際運(yùn)用上，除了 考慮內(nèi)存的存取速度外，對于內(nèi)存頻寬的需求也與日俱增。舉例來說，以可攜式電子產(chǎn)品而 言，隨著所使用的液晶顯示器的尺寸、分辨率、更新率等特性逐漸提升時，相對地，顯示驅(qū)動 芯片中的SRAM內(nèi)存必須足以提供日益增加的影像數(shù)據(jù)傳輸量，以確保完整的數(shù)據(jù)傳遞。換 句話說，必須提高SRAM內(nèi)存的頻寬，以提供更高效能的數(shù)據(jù)傳輸。一般來說，提升內(nèi)存頻 寬最直接的方式就是增加總線的寬度。當(dāng)總線的寬度變大，則內(nèi)存每次所能讀/寫的數(shù)據(jù) 量便相對的增加。然而，一旦改變了總線的寬度，也意味著內(nèi)存可處理的最小數(shù)據(jù)封包大小 將隨之而變。在此情況下，內(nèi)存與主控端之間的輸入/出傳輸接口協(xié)議規(guī)格，會隨前述變化 而更動，如此一來，將牽動整體系統(tǒng)的規(guī)格大小，而造成系統(tǒng)設(shè)計(jì)與制造上的困擾。此外，另一提升內(nèi)存頻寬的方式便是提升SRAM內(nèi)存的操作速度。然而，當(dāng)SRAM 內(nèi)存的操作頻率愈高，所需的消耗能量就愈多，將會嚴(yán)重影響整體效能，且囿于制程技術(shù)的 限制，單一 SRAM內(nèi)存的操作頻率亦可能無法完全滿足所需。再者，對于可攜式電子產(chǎn)品 來說，由于待機(jī)時的能量消耗大部分來自于SRAM內(nèi)存的靜態(tài)耗電，也就是所謂的漏電流 (leakage current)問題所造成。因此，為了達(dá)到低漏電流，可能會降低SRAM內(nèi)存驅(qū)動能 力，如此一來，卻影響了 SRAM記憶體操作頻率。簡言之，如何能夠在低靜態(tài)耗電的半導(dǎo)體制 程上，通過加快整體SRAM內(nèi)存的操作速度來提升內(nèi)存頻寬，是目前亟需解決的問題。

發(fā)明內(nèi)容
本發(fā)明的目的在于通過內(nèi)存控制器使用分時多任務(wù)的方式進(jìn)行協(xié)調(diào)控制，結(jié)合多 個操作速度較低的內(nèi)存裝置，在不需改變原有數(shù)據(jù)輸入輸出傳輸協(xié)議規(guī)格的情況下，實(shí)現(xiàn) 高頻寬傳輸?shù)膬?nèi)存系統(tǒng)，如此一來，將可避免消耗過多的系統(tǒng)功率，并大幅提升數(shù)據(jù)頻寬及 系統(tǒng)效能以實(shí)現(xiàn)高速數(shù)據(jù)存取。為達(dá)成上述目的，本發(fā)明提供一種高速內(nèi)存系統(tǒng)，高速內(nèi)存系統(tǒng)包含有復(fù)數(shù)個內(nèi) 存裝置；以及一內(nèi)存控制器，耦接于該復(fù)數(shù)個內(nèi)存裝置，用來根據(jù)一頻率，以分時方式依序 輪流對該復(fù)數(shù)個內(nèi)存進(jìn)行存取控制。為達(dá)成上述目的，本發(fā)明另提供一種高速內(nèi)存系統(tǒng)，高速內(nèi)存系統(tǒng)包含有復(fù)數(shù)個 內(nèi)存裝置；復(fù)數(shù)個緩沖器，分別耦接于該復(fù)數(shù)個內(nèi)存裝置，以及一內(nèi)存控制器，耦接于該復(fù) 數(shù)個緩沖器，用來根據(jù)一頻率，產(chǎn)生復(fù)數(shù)個控制信號至該復(fù)數(shù)個緩沖器，并以分時方式依序 輪流對該復(fù)數(shù)個內(nèi)存進(jìn)行存取控制。


圖2為本發(fā)明實(shí)施例具有4個內(nèi)存裝置的內(nèi)存系統(tǒng)的示意圖。
圖3為圖2中之內(nèi)存系統(tǒng)于寫入控制時之相關(guān)信號時序示意圖。[OOL03 圖4為圖2的內(nèi)存系統(tǒng)的影像數(shù)據(jù)配置示意圖。
i0、50存系統(tǒng)
100、500主控端
102、502內(nèi)存控制器
ABl~ABn仲裁器
CBUS系統(tǒng)控制總線
CBUS 1一CBUS n、
CBUSl 1一CBUSl n、
控制總線
CBUS2 1一CBUS2 n、
CBUS3 1一CBUS3 n
CLK系統(tǒng)頻率
DBUS系統(tǒng)數(shù)據(jù)總線
DBUS 1~DBUS n、
DBUSl 1~DBUSl n、 數(shù)據(jù)總線
DBUS2 1~DBUS2 n、
DBUS3 1~DBUS3 n
RI—Rn內(nèi)存單元
RAM 1~RAM n內(nèi)存裝置
S(、SCl—SCn控制信號具體實(shí)施方式
i青參考圖l，圖l為本發(fā)明第一實(shí)施例一內(nèi)存系統(tǒng)lo nq示意圖。內(nèi)存系統(tǒng)lo包含有一內(nèi)存控制器102、一系統(tǒng)控制總線CBUS、一系統(tǒng)數(shù)據(jù)總線DBUS、內(nèi)存裝置RAM一1~RAM—n、控制總線CBUS一1一CBUS—n以及數(shù)據(jù)總線DBUS—I~DBUS—n。較佳地，內(nèi)存裝置RAM一1一RAM—n分別為一靜態(tài)隨機(jī)存取內(nèi)存，但不以此為限。內(nèi)存控制器102耦接于系統(tǒng)控制總線CBUS~虧系統(tǒng)數(shù)據(jù)總線DBUS，并經(jīng)由系統(tǒng)控制總線CBUS~百系統(tǒng)數(shù)據(jù)總線DBUS接收一主控端。too，P；~；傳來的一系統(tǒng)控制信號SC與一數(shù)據(jù)信號，或是傳送由內(nèi)存裝置RAM一1~RAM—n所讀取的數(shù)據(jù)信號至主控端100。進(jìn)一步地，如圖l所示，內(nèi)存控制器102分別通過控制總線CBUS一1一CBUS—n以及數(shù)據(jù)總線DBUS—I~DBUS—n耦接至內(nèi)存裝置RAM一1~RAM—n。其中，系統(tǒng)數(shù)據(jù)總線DBUS~百數(shù)據(jù)總線DBUS—I~DBUS—n中的每一數(shù)據(jù)總線具有相同的總線大小，且系統(tǒng)控制總線CBUS~百控制總線CBUS一1一CBUS—n中的每一控制控制總線具有相同的總線大小。在本發(fā)明中，內(nèi)存控制器102根據(jù)一系統(tǒng)頻率CLK及系統(tǒng)控制信號SC，產(chǎn)生控制信 號SCl SCn，并通過控制總線CBUS_1 CBUS_n以及數(shù)據(jù)總線DBUS_1 DBUS_n，以分時方 式依序輪流對內(nèi)存裝置RAM_1 RAM_n進(jìn)行存取。在此情況下，內(nèi)存裝置RAM_1 RAM_n分 別為獨(dú)立運(yùn)作的內(nèi)存裝置，且每一內(nèi)存裝置皆以其正常操作頻率進(jìn)行運(yùn)作。因此，本發(fā)明通 過內(nèi)存控制器102，配合各內(nèi)存裝置的操作速度，在不同時間點(diǎn)，輪流對內(nèi)存裝置RAM_1 RAM_n進(jìn)行存取運(yùn)作，以因應(yīng)主控端100的數(shù)據(jù)存取需求。換言之，當(dāng)主控端與內(nèi)存控制器 102之間的數(shù)據(jù)傳輸量大于各個獨(dú)立的內(nèi)存裝置RAM_1 RAM_n所能提供的數(shù)據(jù)存取量時， 本發(fā)明將可利用分時多任務(wù)的方式，結(jié)合速度較低的內(nèi)存裝置RAM_1 RAM_n，來實(shí)現(xiàn)更高 頻寬的內(nèi)存存取，進(jìn)而大幅提升數(shù)據(jù)頻寬及系統(tǒng)效能。舉例來說，若內(nèi)存裝置RAM_1 RAM_ η的操作頻率分別為A，則內(nèi)存系統(tǒng)10整體所能達(dá)到的操作速度為nXA。也就是說，相較于 各內(nèi)存裝置，內(nèi)存系統(tǒng)10具有η倍的數(shù)據(jù)頻寬而能進(jìn)行高速數(shù)據(jù)存取。當(dāng)主控端100欲將數(shù)據(jù)信號儲存至內(nèi)存裝置RAM_1 RAM_n時，內(nèi)存控制器102 可根據(jù)系統(tǒng)頻率CLK及系統(tǒng)控制信號SC，產(chǎn)生相對應(yīng)的控制信號SCl SCn，以依據(jù)各內(nèi)存 裝置的操作頻率，使用分時多任務(wù)方式將數(shù)據(jù)信號完整分配儲存至內(nèi)存裝置RAM_1 RAM_ η。當(dāng)主控端100欲讀取已儲存于各內(nèi)存裝置中的數(shù)據(jù)時，內(nèi)存控制器102可根據(jù)系統(tǒng)頻 率CLK及相對應(yīng)的系統(tǒng)控制信號SC，并搭配各內(nèi)存裝置的操作頻率，在不同時間點(diǎn)協(xié)調(diào)控 制由相對應(yīng)的內(nèi)存裝置中讀取先前所儲存的數(shù)據(jù)。簡言之，內(nèi)存控制器102根據(jù)系統(tǒng)頻率 CLK與主控端的數(shù)據(jù)傳輸速度，配合各獨(dú)立內(nèi)存裝置的操作頻率，于不同時間點(diǎn)協(xié)調(diào)安排不 同的內(nèi)存裝置進(jìn)行儲存寫入或讀出動作，以實(shí)現(xiàn)高速的內(nèi)存存取。舉例來說，請參考圖2及圖3。圖2為本發(fā)明實(shí)施例具有4個SRAM內(nèi)存的內(nèi)存系 統(tǒng)10的一示意圖。圖3為圖2中的內(nèi)存系統(tǒng)10于寫入控制時的相關(guān)信號時序示意圖。如 圖2所示，假設(shè)主控端100的操作頻率為4Χ(MHz)，內(nèi)存SRAM_1 SRAM_4的操作頻率皆為 X(MHz)，系統(tǒng)控制總線CBUS、系統(tǒng)數(shù)據(jù)總線DBUS、控制總線CBUS_1 CBUS_4以及數(shù)據(jù)總線 DBUS_1 DBUS_4皆具有8位的總線寬度。在此情況下，內(nèi)存系統(tǒng)10可用于像素深度為8 位的影像數(shù)據(jù)信號，來表示每像素具有256灰階變化的影像。圖3的時序圖中，由上而下依 序表示系統(tǒng)頻率CLK、系統(tǒng)控制總線CBUS上的控制信號SC、系統(tǒng)數(shù)據(jù)總線DBUS、控制總線 CBUS_1上的控制信號SC1、數(shù)據(jù)總線DBUS_1、控制總線CBUS_2上的控制信號SC2、數(shù)據(jù)總線 DBUS_2、控制總線CBUS_3上的控制信號SC3、數(shù)據(jù)總線DBUS_3、控制總線CBUS_4上的控制 信號SC4以及數(shù)據(jù)總線DBUS_4。請繼續(xù)參考圖3，系統(tǒng)數(shù)據(jù)總線DBUS所傳送的數(shù)據(jù)封包信號Dl D15會循序的 傳送至內(nèi)存控制器102，內(nèi)存控制器102再以分時多任務(wù)方式，分別將其分配儲存至內(nèi)存 SRAM_1 SRAM_4。由于主控端100的具有較高的操作頻率，因此，如圖3所示，當(dāng)系統(tǒng)數(shù)據(jù) 總線DBUS已送入4個數(shù)據(jù)封包信號時，各個數(shù)據(jù)總線僅需執(zhí)行一個數(shù)據(jù)封包信號的寫入動 作。也就是說，內(nèi)存系統(tǒng)10可將序列送入的數(shù)據(jù)封包信號，平行地分配至各個獨(dú)立的內(nèi)存 裝置。舉例來說，當(dāng)數(shù)據(jù)封包依序的進(jìn)入內(nèi)存控制器102，在時間Tl時，內(nèi)存控制器102通 過控制信號SC1，來控制內(nèi)存SRAM_1將數(shù)據(jù)封包信號Dl儲存起來。在時間T2時，內(nèi)存控 制器102通過控制信號SC2，來控制內(nèi)存SRAM_2將數(shù)據(jù)封包信號D2儲存起來，依此類推， 內(nèi)存控制器102將循序自主控端100傳來的數(shù)據(jù)，分時依序儲存至內(nèi)存SRAM_1 SRAM_4。也就是說，內(nèi)存控制器102將時序切分成多個時槽，再配合內(nèi)存SRAM_1 SRAM_4的操作頻 率，依序輪流分配給內(nèi)存SRAM_1 SRAM_4，對于單一內(nèi)存裝置而言，則依據(jù)所分配到的時 槽，將所對應(yīng)的數(shù)據(jù)封包儲存起來。整體而言，內(nèi)存系統(tǒng)10乃通過內(nèi)存控制器102結(jié)合內(nèi) 存SRAM_1 SRAM_4來實(shí)現(xiàn)具有4X(MHz)操作頻率的存取速度，以符合主控端100的數(shù)據(jù) 存取需求。請繼續(xù)參考圖4，圖4為圖2的內(nèi)存系統(tǒng)10的影像數(shù)據(jù)配置示意圖。假設(shè)圖2中 的內(nèi)存系統(tǒng)10是運(yùn)用在顯示驅(qū)動芯片中暫存影像數(shù)據(jù)。假設(shè)有一 8X8像素大小的影像數(shù) 據(jù)I，由于影像數(shù)據(jù)通常是以像素為單元來表示，且在影像數(shù)據(jù)的讀取或?qū)懭脒\(yùn)作時，多是 沿行方向或列方向成列的來進(jìn)行。因此，當(dāng)影像數(shù)據(jù)被應(yīng)用在內(nèi)存系統(tǒng)10中，影像數(shù)據(jù)I的 像素地址可以經(jīng)過重新對應(yīng)(re-mapping)程序轉(zhuǎn)換成各內(nèi)存裝置的數(shù)組地址。因此，通過 如圖4所示的對應(yīng)關(guān)系，影像數(shù)據(jù)I的各像素?cái)?shù)據(jù)可以被平均分配到內(nèi)存SRAM_1 SRAM_4 中。當(dāng)主控端100欲將影像數(shù)據(jù)I儲存起來時，可以逐行地或逐列地將像素?cái)?shù)據(jù)傳送至內(nèi) 存控制器102。接著，通過內(nèi)存控制器102的安排，而將所有像素?cái)?shù)據(jù)依圖4中的對應(yīng)關(guān)系 儲存至內(nèi)存SRAM_1 SRAM_4。同理，當(dāng)主控端讀取依完整的影像數(shù)據(jù)I時，則可通過內(nèi)存 控制器102的安排，而將儲存至內(nèi)存SRAM_1 SRAM_4的所有像素?cái)?shù)據(jù)依據(jù)原來的行列關(guān) 系讀取出來。當(dāng)然，如圖4所示的重新對應(yīng)方式僅為本發(fā)明的一實(shí)施例，但不以此為限。此 外，要注意的是，圖2至圖4雖僅說明內(nèi)存系統(tǒng)10執(zhí)行寫入操作的一實(shí)施例。然而，當(dāng)內(nèi)存 系統(tǒng)10執(zhí)行讀取操作時的操作原理，僅是將控制對各內(nèi)存裝置儲存數(shù)據(jù)的動作換成控制 對各內(nèi)存裝置進(jìn)行讀取數(shù)據(jù)動作而已，本領(lǐng)域具通常知識者當(dāng)可根據(jù)需求做適當(dāng)?shù)男薷淖?化，在此不再贅述。由上可知，本發(fā)明不需改變原有數(shù)據(jù)輸入輸出傳輸協(xié)議的規(guī)格，即能實(shí)現(xiàn)所需的 數(shù)據(jù)傳輸頻寬。此外，由于操作速度較低的內(nèi)存裝置，具有低漏電流特性，因此，本發(fā)明通過 內(nèi)存控制器的協(xié)調(diào)控制，結(jié)合多個操作速度較低的內(nèi)存裝置，來實(shí)現(xiàn)高頻寬傳輸?shù)膬?nèi)存系 統(tǒng)，如此一來，本發(fā)明將可避免消耗過多的系統(tǒng)功率，并能進(jìn)行高速數(shù)據(jù)存取以實(shí)現(xiàn)高效能 的數(shù)據(jù)傳輸。另一方面，如同圖1的內(nèi)存系統(tǒng)10的操作原理，內(nèi)存控制器102會產(chǎn)生相對應(yīng)的 控制信號至各內(nèi)存裝置。然而，在實(shí)際電路操作上，內(nèi)存控制器102可能會在某一段時間內(nèi) 高速送入讀取或?qū)懭氲囊笾聊骋粌?nèi)存裝置，也就是說，對于獨(dú)立的內(nèi)存裝置，在其單一讀 取(或?qū)懭?周期中，送入二個以上的存取要求。這就相當(dāng)于在圖2的時序圖中的時間Tl 至T4之間，控制總線CBUS_1有兩個以上的致能信號產(chǎn)生，如此一來，由于實(shí)際上各獨(dú)立內(nèi) 存裝置的操作頻率不會因而改變，因此，在這期間所接收到的所有存取請求，仍然必須于相 對應(yīng)的操作周期后，才會全部運(yùn)作完成。在此情況下，難免有執(zhí)行順序上的錯置，而造成后 續(xù)數(shù)據(jù)的存取錯誤。因此，請參考圖5，圖5為本發(fā)明第二實(shí)施例的一內(nèi)存系統(tǒng)50的示意 圖。值得注意的是，由于圖1的內(nèi)存系統(tǒng)10與圖5的內(nèi)存系統(tǒng)50中具有相同名稱的組件 具有類似的運(yùn)作方式與功能，因此為求說明書內(nèi)容簡潔起見，詳細(xì)說明便在此省略，該些組 件的連結(jié)關(guān)系如圖5所示，在此不再贅述。內(nèi)存系統(tǒng)50包含有一內(nèi)存控制器502、一系統(tǒng) 控制總線CBUS、一系統(tǒng)數(shù)據(jù)總線DBUS、先進(jìn)先出緩沖器Bl Bru內(nèi)存裝置RAM_1 RAM_n、 控制總線CBUS1_1 CBUSl_n、控制總線CBUS2_1 CBUS2_n、數(shù)據(jù)總線DBUS1_1 DBUS1_ η以及數(shù)據(jù)總線DBUS2_1 DBUS2_n。與圖1不同的是，在圖5中分別增加先進(jìn)先出緩沖器Bl 于內(nèi)存控制器502與內(nèi)存裝置RAM_1 RAM_n之間。在圖5中，即便是內(nèi)存控制器 502不慎在某一特定期間對某一內(nèi)存裝置送入數(shù)個操作請求，則通過先進(jìn)先出緩沖器Bl 依先接收先讀出的順序，將對應(yīng)的控制信號提供至對應(yīng)的內(nèi)存裝置，如此一來，除可避免 可能的數(shù)據(jù)錯置問題外，又可實(shí)現(xiàn)高速的內(nèi)存系統(tǒng)。此外，由于內(nèi)存裝置的讀寫操作通常須依序進(jìn)行，又本發(fā)明中的每一個內(nèi)存裝置 皆可獨(dú)立運(yùn)作而不受其它裝置影響。因此，如圖5所示，每一內(nèi)存裝置可包含有一仲裁器及 一內(nèi)存單元。其中，內(nèi)存單元是指用來實(shí)現(xiàn)數(shù)據(jù)讀取與儲存的組件。而每一仲裁器與其對 應(yīng)的內(nèi)存單元間皆通過一控制總線與一數(shù)據(jù)總線連結(jié)，并且每一仲裁器亦耦接于相對應(yīng)的 先進(jìn)先出緩沖器，用來根據(jù)對應(yīng)的控制信號，控制相對應(yīng)內(nèi)存單元的讀取或?qū)懭脒\(yùn)作。要注意的是，內(nèi)存系統(tǒng)10、50是為本發(fā)明的實(shí)施例，本領(lǐng)域具通常知識者當(dāng)可據(jù) 以做不同的變化。舉例來說，當(dāng)內(nèi)存系統(tǒng)在進(jìn)行讀寫操作時，主控端通常會將所欲存取數(shù)據(jù) 的地址提供至內(nèi)存系統(tǒng)，以利后續(xù)內(nèi)存存取程序。通常地址數(shù)據(jù)可以通過各組件間的一地 址總線來傳遞或是可以共享原本的數(shù)據(jù)總線或控制總線的方式來傳送位置數(shù)據(jù)，而此為本 領(lǐng)域具通常知識者所熟知，在此不再贅述。綜上所述，本發(fā)明不需改變原有數(shù)據(jù)輸入輸出傳輸協(xié)議的規(guī)格，即能實(shí)現(xiàn)所需的 記體數(shù)據(jù)傳輸頻寬。更重要的是，本發(fā)明通過內(nèi)存控制器使用分時多任務(wù)的方式進(jìn)行協(xié)調(diào) 控制，結(jié)合多個操作速度較低的內(nèi)存裝置，來實(shí)現(xiàn)高頻寬傳輸?shù)膬?nèi)存系統(tǒng)，如此一來，本發(fā) 明將可避免消耗過多的系統(tǒng)功率，并大幅提升數(shù)據(jù)頻寬及系統(tǒng)效能以實(shí)現(xiàn)高速數(shù)據(jù)存取。以上所述僅為本發(fā)明的優(yōu)選實(shí)施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修 飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1.一種高速內(nèi)存系統(tǒng)，其特征在于，該高速內(nèi)存系統(tǒng)包含有 復(fù)數(shù)個內(nèi)存裝置；以及一內(nèi)存控制器，耦接于該復(fù)數(shù)個內(nèi)存裝置，用來根據(jù)一頻率，以分時方式依序輪流對該 復(fù)數(shù)個內(nèi)存進(jìn)行存取控制。
2.如請求項(xiàng)1所述的高速內(nèi)存系統(tǒng)，其特征在于，該高速內(nèi)存系統(tǒng)另包含復(fù)數(shù)個控制總線，分別耦接于該內(nèi)存控制器與該復(fù)數(shù)個內(nèi)存裝置之間，用來傳輸復(fù)數(shù) 個控制信號；以及復(fù)數(shù)個數(shù)據(jù)總線，分別耦接于該內(nèi)存控制器與該復(fù)數(shù)個內(nèi)存裝置之間，用來傳輸復(fù)數(shù) 個數(shù)據(jù)信號；其中該內(nèi)存控制器根據(jù)該頻率，產(chǎn)生該復(fù)數(shù)個控制信號，并分別通過該復(fù)數(shù)個控制總 線傳送至該復(fù)數(shù)個內(nèi)存裝置，以控制對該復(fù)數(shù)個內(nèi)存裝置的存取。
3.如請求項(xiàng)2所述的高速內(nèi)存系統(tǒng)，其特征在于，該高速內(nèi)存系統(tǒng)另包含一系統(tǒng)控制總線，耦接于該內(nèi)存控制器，用來傳輸一系統(tǒng)控制信號至該內(nèi)存控制器，使 該內(nèi)存控制器據(jù)以控制對該復(fù)數(shù)個內(nèi)存的存取；以及一系統(tǒng)數(shù)據(jù)總線，耦接于該內(nèi)存控制器，用來傳輸數(shù)據(jù)信號。
4.如請求項(xiàng)3所述的高速內(nèi)存系統(tǒng)，其特征在于每一該復(fù)數(shù)個控制總線與該系統(tǒng)控制 總線的總線寬度大小相同。
5.如請求項(xiàng)3所述的高速內(nèi)存系統(tǒng)，其特征在于每一該復(fù)數(shù)個數(shù)據(jù)總線與該系統(tǒng)數(shù)據(jù) 總線的總線寬度大小相同。
6.如請求項(xiàng)1所述的高速內(nèi)存系統(tǒng)，其特征在于該內(nèi)存控制器根據(jù)該頻率，依一特定 次序，輪流分配一特定時間予每一該復(fù)數(shù)個內(nèi)存裝置，以對每一該復(fù)數(shù)個內(nèi)存裝置進(jìn)行讀 取或?qū)懭肟刂瞥绦颉?br> 7.如請求項(xiàng)1所述的高速內(nèi)存系統(tǒng)，其特征在于該復(fù)數(shù)個內(nèi)存裝置分別為一靜態(tài)隨機(jī) 存取內(nèi)存。
8.一種高速內(nèi)存系統(tǒng)，其特征在于，該高速內(nèi)存系統(tǒng)包含有 復(fù)數(shù)個內(nèi)存裝置；復(fù)數(shù)個緩沖器，分別耦接于該復(fù)數(shù)個內(nèi)存裝置，以及一內(nèi)存控制器，耦接于該復(fù)數(shù)個緩沖器，用來根據(jù)一頻率，產(chǎn)生復(fù)數(shù)個控制信號至該復(fù) 數(shù)個緩沖器，并以分時方式依序輪流對該復(fù)數(shù)個內(nèi)存進(jìn)行存取控制。
9.如請求項(xiàng)8所述的高速內(nèi)存系統(tǒng)，其特征在于，該高速內(nèi)存系統(tǒng)另包含 復(fù)數(shù)個第一控制總線，分別耦接于該內(nèi)存控制器與該復(fù)數(shù)個緩沖器之間； 復(fù)數(shù)個第二控制總線，分別耦接于該復(fù)數(shù)個緩沖器與該復(fù)數(shù)個內(nèi)存裝置之間； 復(fù)數(shù)個第一數(shù)據(jù)總線，分別耦接于該內(nèi)存控制器與該復(fù)數(shù)個緩沖器之間； 以及復(fù)數(shù)個第二數(shù)據(jù)總線，分別耦接于該復(fù)數(shù)個緩沖器與該復(fù)數(shù)個內(nèi)存裝置之間； 其中該內(nèi)存控制器根據(jù)該頻率，產(chǎn)生該復(fù)數(shù)個控制信號，并分別傳送至該復(fù)數(shù)個內(nèi)存 裝置，以控制對該復(fù)數(shù)個內(nèi)存裝置的存取。
10.如請求項(xiàng)9所述的高速內(nèi)存系統(tǒng)，其特征在于，該高速內(nèi)存系統(tǒng)另包含一系統(tǒng)控制總線，耦接于該內(nèi)存控制器，用來傳輸一系統(tǒng)控制信號至該內(nèi)存控制器，使該內(nèi)存控制器據(jù)以控制對該復(fù)數(shù)個內(nèi)存的存??；以及一系統(tǒng)數(shù)據(jù)總線，耦接于該內(nèi)存控制器，用來傳輸數(shù)據(jù)信號。
11.如請求項(xiàng)10所述的高速內(nèi)存系統(tǒng)，其特征在于每一該復(fù)數(shù)個第一控制總線、每一 該復(fù)數(shù)個第二控制總線與該系統(tǒng)控制總線的總線寬度大小相同。
12.如請求項(xiàng)10所述的高速內(nèi)存系統(tǒng)，其特征在于每一該復(fù)數(shù)個第一數(shù)據(jù)總線、每一 該復(fù)數(shù)個第二數(shù)據(jù)總線與該系統(tǒng)數(shù)據(jù)總線的總線寬度大小相同。
13.如請求項(xiàng)8所述的高速內(nèi)存系統(tǒng)，其特征在于該復(fù)數(shù)個緩沖器分別為一先進(jìn)先出 緩沖器。
14.如請求項(xiàng)8所述的高速內(nèi)存系統(tǒng)，其特征在于該內(nèi)存控制器根據(jù)該頻率，依一特定 次序，輪流分配一特定時間予每一該復(fù)數(shù)個內(nèi)存裝置，以對每一該復(fù)數(shù)個內(nèi)存裝置進(jìn)行讀 取或?qū)懭肟刂瞥绦颉?br> 15.如請求項(xiàng)8所述的高速內(nèi)存系統(tǒng)，其特征在于該復(fù)數(shù)個內(nèi)存裝置分別為一靜態(tài)隨 機(jī)存取內(nèi)存。
全文摘要
本發(fā)明涉及一種高速內(nèi)存系統(tǒng)，包含復(fù)數(shù)個內(nèi)存裝置以及一內(nèi)存控制器。該內(nèi)存控制器耦接于該復(fù)數(shù)個內(nèi)存裝置，用來根據(jù)一頻率，以分時方式依序輪流對該復(fù)數(shù)個內(nèi)存進(jìn)行存取。
文檔編號G06F12/02GK102122266SQ20101000057
公開日2011年7月13日 申請日期2010年1月12日 優(yōu)先權(quán)日2010年1月12日
發(fā)明者彭昱勛, 楊榮平, 賴敬文 申請人:聯(lián)詠科技股份有限公司