專利名稱：：可編程晶體管陣列設(shè)計方法
技術(shù)領(lǐng)域：
：本發(fā)明總的來說涉及集成電路，更具體地，涉及集成電路的設(shè)計方法。
背景技術(shù)：
：集成電路的設(shè)計通常包括若干階段。在集成電路的大規(guī)模制造之前，通常制造原型以驗證集成電路的設(shè)計?，F(xiàn)場可編程門陣列(FPGA)和單元設(shè)計(CellbasedDesign,CBD)是多數(shù)通用的設(shè)計方法。圖1示出了FPGA設(shè)計，其包括以陣列方式設(shè)置的多個邏輯單元，其中內(nèi)置有預(yù)定的布線(未示出)。FPGA可通過反熔絲開關(guān)箱(未示出)進(jìn)行編程，使得具有相同F(xiàn)PGA設(shè)計的芯片可用于實現(xiàn)具有不同功能的不同電路。諸如嵌入式存儲器和處理器的附加功能模塊可以被安裝在FPGA芯片中。由于一個FPGA設(shè)計可以被多種應(yīng)用共享，所以設(shè)計成本被多種應(yīng)用所分擔(dān)，因此相對較低。此外，由于可使用現(xiàn)有FPGA而無需從擦除開始的事實，設(shè)計周期縮短。然而，受限于所得到電路的低性能，F(xiàn)PGA只適合于以高單位成本進(jìn)行少量生產(chǎn)，并且通常僅在原型設(shè)計中使用。另一方面，如圖2所示，CBD方法通常用于特定用途集成電路(ASIC)設(shè)計。CBD設(shè)計可采用標(biāo)準(zhǔn)單元以實現(xiàn)集成電路，并且標(biāo)準(zhǔn)單元通常被配置到行。然而，標(biāo)準(zhǔn)單元的放置根據(jù)應(yīng)用的不同而不同，并且一行可包括不同的標(biāo)準(zhǔn)單元。通過互連的標(biāo)準(zhǔn)單元來實現(xiàn)邏輯功能。因此，作為隨機(jī)放置標(biāo)準(zhǔn)單元的結(jié)果，布線也不是固定的。諸如嵌入式存儲器和模擬宏指令的自定義宏指令可以包括在CBD中，并且被隨機(jī)放置在各個芯片中。由于用戶化設(shè)計，采用CBD方法設(shè)計的電路通常享有較高的性能。CBD方法還具有一些缺點(diǎn)。當(dāng)使用45nm和以下的技術(shù)形成集成電路時，基于傳統(tǒng)設(shè)計規(guī)則的所有CBD設(shè)計都開始出現(xiàn)嚴(yán)重的處理變化，其甚至可以達(dá)到約30%。這引起生產(chǎn)量的顯著降低。另一方面，由于所有的基底層(包括有源區(qū)域和柵電極的層)和金屬層都被制定，所以使用CBD方法的設(shè)計成本也很高。例如，設(shè)計會花費(fèi)大約五十萬美元以上。設(shè)計周期時間也很長，如果采用先進(jìn)的納米技術(shù)，則通常需要12周以上。因此，本領(lǐng)域需要可以將FPGA的靈活性和低成本的有利特征以及CBD的高性能組合的設(shè)計方法。
發(fā)明內(nèi)容根據(jù)本發(fā)明的一個方面，一種設(shè)計集成電路的方法包括提供彼此相同的第一芯片和第二芯片。第一芯片和第二芯片中的每一個都包括基底層，該基底層包括基本晶體管單元(BTU)和邏輯晶體管單元(LTU)陣列。BTU進(jìn)一步被劃分為PMOS晶體管單元(PTU)、NMOS晶體管單元(NTU)和虛擬晶體管單元(DTU)。PTU和NTU都利用常規(guī)布局架構(gòu)進(jìn)行限定，將偶數(shù)的多晶硅(polys)放置在有源區(qū)域中，并且兩個虛擬多晶硅與有源區(qū)域相鄰并處于場氧化區(qū)域中?？梢詮挠性磪^(qū)域的任一側(cè)來存取多晶硅。此外，可以分別組成PTU和NTU或者將它們組合在一起來創(chuàng)建CMOS邏輯。LTU陣列包括彼此相同并以行和列進(jìn)行配置的LTU。該方法還包括連接第一芯片的基底層以形成第一應(yīng)用芯片；以及連接第二芯片的基底層以形成不同于第一應(yīng)用芯片的第二應(yīng)用芯片。其中，LTU中的每一個都包括多路復(fù)用器。其中，LTU中的每一個還包括反相器以及從NAND門和NOR門中選擇的門。其中，連接第一芯片的基底層的步驟包括使用金屬層l(Ml)以將第一芯片的LTU陣列中的不同LTU修改為不同的邏輯門組合。其中，連接第一芯片的基底層的步驟進(jìn)一步包括使用金屬層2(M1)以將第一芯片的LTU陣列中的不同LTU修改為不同的邏輯功能單元。其中，不同的邏輯功能單元是從基本由XOR門、XNOR門、加法器、鎖存器和觸發(fā)器組成的組中所選擇的。該方法還可以包括將第一外部功能模塊附接至第一芯片。該方法還可以包括將第二外部功能模塊附接至第二芯片，其中，第二外部功能模塊與第一外部功能模塊不同。其中，LTU中的所有PMOS晶體管具有相同布局，并且LTU中的所有NMOS晶體管具有附加的相同布局。第一芯片和第二芯片中的每個LTU都包括多個基本PMOS晶體管單元(PTU)和多個基本NMOS晶體管單元(NTU)，并且任意LTU中的PTU都沒有被定位為與NTU相鄰并且PTU的通道長度方向與NTU的通道長度方向?qū)?zhǔn)。其中，第一芯片和第二芯片中的每個LTU都包括基本晶體管單元(BTU)的陣列，基本晶體管單元選自基本由NMOS晶體管單元(NTU)、PMOS晶體管單元(PTU)和虛擬晶體管單元(DTU)組成的組。根據(jù)本發(fā)明的另一方面，一種設(shè)計集成電路的方法包括提供芯片的基底層設(shè)計?；讓釉O(shè)計包括由基本晶體管單元陣列形成的LTU的設(shè)計。LTU包括多個相同的LTU，每個LTU都包括兩個反相器；兩個多路復(fù)用器；以及兩個門，從基本由兩個NAND門和兩個NOR門組成的組中選擇這兩個門。該方法還包括使用基底層設(shè)計以形成第一芯片的第一基底層；使用基底層設(shè)計以形成第二芯片的第二基底層；以及在第一芯片的第一基底層上方形成底部金屬層(第一M1)。第一M1將第一芯片的LTU連接為多種邏輯門組合。該方法還包括在第一Ml上方形成第二金屬層(第一M2)，其中，第一M2將第一芯片的LTU修改為多個邏輯功能單元；以及在第一M2上方形成第三金屬層(第一M3)。該方法還包括在第二芯片的第二基底層上方形成附加底部金屬層(第二M1)。第二Ml將第二芯片的LTU連接為多種附加邏輯門組合。該方法還包括在第二M1上方形成附加第二金屬層(第二M2)，其中，第二M2將第二芯片的LTU修改為多個附加邏輯功能單元；以及在第二M2上方形成附加第三金屬層(第二M3)，其中，第二M3不同于第一M3。其中，第二M2不同于第一M2，并且第二M1不同于第一M1。其中，第二M2不同于第一M2，并且第二M1與第一Ml相同。其中，第二M2與第一M2相同，并且第二Ml與第一Ml相同。其中，邏輯功能單元是從基本由X0R門、XN0R門、加法器、鎖存器和觸發(fā)器組成的組中所選擇的。其中，基底層設(shè)計包括有源區(qū)域、阱區(qū)域、柵電極和接觸蝕刻停止層(CESL)的設(shè)計，并且與底部金屬化層的設(shè)計無關(guān)。該方法還包括將第一外部功能模塊附接至第一芯片。該方法還包括將第二外部功能模塊附接至第二芯片，其中，第二外部功能模塊與第一外部功能模塊不同。其中，第二芯片不與任何外部功能模塊附接。根據(jù)本發(fā)明的又一方面，一種集成電路結(jié)構(gòu)包括第一芯片和第二芯片。第一芯片包括第一基底層，第一基底層包括第一LTU陣列，其中，第一LTU陣列包括彼此相同并以行和列進(jìn)行配置的第一LTU。第二芯片包括第二基底層，第二基底層包括第二LTU陣列，其中，第二LTU陣列包括彼此相同并以行和列進(jìn)行配置的第二LTU。第一基底層與第二基底層相同。該集成電路結(jié)構(gòu)還包括第一基底層上方的第一金屬層(第一M1);第一M1上方的第二金屬層(第一M2);第一M2上方的第三金屬層(第一M3);第二基底層上方的附加第一金屬層(第二M1);第二M1上方的附加第二金屬層(第二M2);以及第二M2上方的附加第三金屬層(第二M3)，其中，第一M3與第二M3具有不同的布局。其中，第一M1具有不同于第二M1的布局，以及第一M2具有不同于第二M2的布局。其中，第一M1將第一LTU連接成第一邏輯門組合，以及其中，第二M1將第二LTU連接成不同于第一邏輯門組合的第二邏輯門組合。其中，第一M2還將第一LTU連接成第一邏輯功能單元，以及第二M2還將第二LTU連接成不同于第一邏輯功能單元的第二邏輯功能單元。其中，第一邏輯功能單元和第二邏輯功能單元選自基本由X0R門、XN0R門、加法器、鎖存器和觸發(fā)器組成的組。其中，第一LTU和第二LTU中的每一個都包括多路復(fù)用器。其中，第一LTU和第二LTU中的每一個都包括反相器和NAND門。該集成電路結(jié)構(gòu)還包括第一外部功能模塊，附接并電連接至第一芯片。該集成電路結(jié)構(gòu)還包括第二外部功能模塊，附接并電連接至第二芯片，其中，第二外部功能模塊不同于第一外部功能模塊。其中，第一LTU和第二LTU中的所有PM0S晶體管都具有相同的布局，并且第一LTU和第二LTU中的所有NM0S晶體管都具有相同的布局。其中，第一LTU的每一個都包括多個基本PM0S晶體管單元(PTU)和多個基本NM0S晶體管單元(NTU)，并且任意第一LTU中的PTU都不被定位為與NTU相鄰并且PTU的通道長度方向與NTU的通道長度方向?qū)?zhǔn)。根據(jù)本發(fā)明的再一方面，一種集成電路結(jié)構(gòu)包括第一芯片，包括第一基底層；以及第二芯片，包括與第一基底層相同的第二基底層。第一基底層和第二基底層的每一個都包括彼此相同的LTU。LTU由BTU陣列形成。每個LTU都包括兩個反相器；兩個多路復(fù)用器；以及兩個門，從基本由兩個NAND門和兩個N0R門組成的組中選擇這兩個門。第一芯片還包括第一基底層上方的第一金屬層(第一M1)，其中，第一Ml將第一芯片的LTU連接為第一邏輯門組合；第一Ml上方的第二金屬層(第一M2)，其中，第一M2將第一芯片的LTU修改為第一多個邏輯功能單元；以及第一M2上方的第三金屬層(第一M3)。第二芯片還包括第二基底層上方的附加第一金屬層(第二M1)，其中，第二M1將第二芯片的LTU連接為第二邏輯門組合；第二Ml上方的附加第二金屬層(第二M2)，其中，第二M2將第二芯片的LTU修改為第二多個邏輯功能單元；以及第二M2上方的附加第三金屬層(第二M3)，其中，第二M3具有不同于第一M3的布局。其中，第一M2和第二M2具有不同布局，以及第一Ml和第二Ml具有不同布局。其中，第一M2和第二M2具有不同布局，以及第一Ml和第二Ml具有相同布局。其中，第一M2和第二M2具有相同布局，以及第一Ml和第二Ml具有相同布局。其中，第一多個邏輯功能單元和第二多個邏輯功能單元選自基本由XOR門、XNOR門、加法器、鎖存器和觸發(fā)器組成的組。其中，第一基底層和第二基底層中的每一個都包括有源區(qū)域、阱區(qū)域、柵電極和接觸蝕刻停止層(CESL)，并且與金屬化層中的特征無關(guān)。該集成電路結(jié)構(gòu)還包括第一外部功能模塊，附接并電連接至第一芯片。該集成電路結(jié)構(gòu)還包括第二外部功能模塊，附接并電連接至第二芯片，其中，第二外部功能模塊不同于第一外部功能模塊。其中，第二芯片不與任何外部功能模塊附接。根據(jù)本發(fā)明的又一方面，一種集成電路結(jié)構(gòu)包括芯片中的多個PMOS晶體管單元(PTU);以及芯片中的多個NMOS晶體管單元(NTU)，其中，多個PTU和多個NTU中的每一個都包括有源區(qū)域，具有矩形形狀；偶數(shù)個柵電極，在有源區(qū)域上方；兩個虛擬柵極，在有源區(qū)域的相對側(cè)上，其中，柵電極和兩個虛擬柵極彼此平行；以及接觸插塞，連接至柵電極，其中，接觸插塞不直接在有源區(qū)域上方。其中，基本上芯片中的所有PMOS器件都具有與多個PTU中的任意一個相同的布局，以及其中，基本上芯片中的所有NMOS器件都具有與多個NTU中的任意一個相同的布局。其中，芯片中的所有PMOS器件都具有與多個PTU中的任意一個相同的布局，以及其中，芯片中的所有NMOS器件都具有與多個NTU中的任意一個相同的布局。該集成電路結(jié)構(gòu)還包括多個虛擬晶體管單元(DTU)，其中，每個DTU都包括虛擬有源區(qū)域，具有矩形形狀；以及兩個附加虛擬柵極，在虛擬有源區(qū)域的相對側(cè)上，其中，兩個附加虛擬柵極彼此平行，以及其中，沒有柵電極直接在虛擬有源區(qū)域上方。其中，多個PTU中的PTU都沒有被定位為與NTU相鄰并且PTU的通道長度方向與NTU的通道長度方向?qū)?zhǔn)。根據(jù)本發(fā)明的還有的另一方面，一種集成電路結(jié)構(gòu)包括芯片，包括基底層，基底層包括多個PM0S晶體管單元(PTU);和多個NM0S晶體管單元(NTU);第一金屬層，在基底層上方；以及第二金屬層，在第一金屬層上方，其中，多個PTU和多個NTU通過第一金屬層連接成邏輯晶體管單元(LTU)。47.根據(jù)權(quán)利要求46的集成電路結(jié)構(gòu)，其中，第一金屬層還將LTU連接成復(fù)雜功能單元。其中，第二金屬層將多個LTU連接成復(fù)雜功能單元。其中，LTU選自基本由反相器(INV)、NAND門、N0R門、多路復(fù)用器和它們的組合所8組成的組。其中，復(fù)雜功能單元選自基本由X0R門、XN0R門、加法器、鎖存器、觸發(fā)器和它們的組合所組成的組。其中，LTU形成陣列。其中，芯片中的所有PMOS器件和NMOS器件都具有LTU布局，包括有源區(qū)域，具有矩形形狀；偶數(shù)個柵電極，在有源區(qū)域上方；兩個虛擬柵極，在有源區(qū)域的相對側(cè)上，其中，柵電極和兩個虛擬柵極彼此平行。本發(fā)明的優(yōu)點(diǎn)包括作為固定基底層設(shè)計結(jié)果而減少了成本和減少了周期時間，以及作為用戶化金屬層的結(jié)果而改進(jìn)的靈活性。為了更好地理解本發(fā)明及其優(yōu)點(diǎn)，結(jié)合附圖進(jìn)行以下描述作為參考，其中圖1示出了傳統(tǒng)的現(xiàn)場可編程門陣列(PFGA)設(shè)計；圖2示出了傳統(tǒng)的單元設(shè)計(CBD);圖3A、圖3B和圖3C分別示出了基本PM0S晶體管單元(PTU)、基本NM0S晶體管單元(NTU)和虛擬晶體管單元(DTU)的布局；圖4A和圖4B示出了示例性基本晶體管單元(BTU)陣列；圖5A示出了用于標(biāo)準(zhǔn)單元的內(nèi)部連接的金屬線的可允許邊界的傳統(tǒng)方案，其中，傳統(tǒng)方案是采用傳統(tǒng)設(shè)計規(guī)則的傳統(tǒng)設(shè)計；圖5B示出了用于采用受限設(shè)計規(guī)則的標(biāo)準(zhǔn)單元的內(nèi)部連接的內(nèi)部金屬線的可允許邊界的方案；圖6A示出了與傳統(tǒng)設(shè)計規(guī)則的工藝拐點(diǎn)(processcorner)相比的受限設(shè)計規(guī)則的工藝拐點(diǎn)；圖6B示出了基底層和疊加金屬層的示例性截面圖；圖7示出了示例性邏輯晶體管單元(LTU)的示意性框圖；圖8示出了通過重新連接LTU形成的示例性觸發(fā)器的示意圖；圖9示出了采用本發(fā)明實施例的半導(dǎo)體芯片的框圖；圖10示出了與外部功能模塊堆疊的包括可編程晶體管陣列(PTA)的芯片；以及圖11示出了與PTA設(shè)計相關(guān)的硬件和軟件組件。具體實施例方式下面詳細(xì)描述本發(fā)明優(yōu)選實施例的制造和使用。然而，應(yīng)該理解，本發(fā)明提供了許多可以在具體環(huán)境下實現(xiàn)的許多可應(yīng)用的發(fā)明概念。所討論的具體實施例僅僅示出了制造和使用本發(fā)明的具體方式，并不限制本發(fā)明的范圍。提供了一種新穎的開發(fā)集成電路的方法。貫穿全文，術(shù)語"可編程晶體管陣列(programmabletransistorarray,PTA)，，用于表不邏車茸晶體管單兀(LogicTransistorUnit,LTU)的陣列和/或基本晶體管單元(BaseTransistorUnit，BTU)的陣列，其可以根據(jù)不同應(yīng)用而不同地進(jìn)行互連(編程)。相應(yīng)設(shè)計方法被稱作PTA方法，并且使用PTA方法制造的半導(dǎo)體芯片(因此包括LTU)被相應(yīng)地稱作PTA芯片。每個PTA芯片都包括基底層和用于基底層的布線的金屬層(參照圖6B)。基底層包括BTU，其包括PMOS晶體管單元(PMOStransistorunit,PTU)、NM0S(NMOStransistorunit,NTU)和虛擬晶體管單元(d翻ytransistorunit,DTU)。圖3A、圖3B和圖3C分別示出了PTU、NTU和DTU的示例性布局。優(yōu)選地，在PTA的設(shè)計中，限制設(shè)計規(guī)則(restrictdesignrule，RDR)被應(yīng)用于BTU的實現(xiàn)(包括放置和布局)，其中，RDR比傳統(tǒng)的設(shè)計規(guī)則嚴(yán)格。RDR的目的在于使小器件的幾何形狀的工藝變化最小。RDR的實施確保了集成電路的工藝拐點(diǎn)的拉緊(tighten)(將在后面的段落中詳細(xì)進(jìn)行討論)，并確保了工藝變化的減少。在示例性實施例中，圖3A所示的PTU和圖3B所示的NTU具有兩個(或者其他諸如4、6等的偶數(shù))門多晶硅(gatepolys)10和兩個彼此平行的虛擬多晶硅12，其中，虛擬多晶硅12在有源區(qū)域14外側(cè)并直接位于絕緣區(qū)域(淺溝槽隔離區(qū)域或者場氧化物)之上。注意，盡管使用了術(shù)語"多晶硅"，但PTU和NTU的柵電極可以由其他導(dǎo)電材料(諸如金屬、金屬硅化物等)形成。優(yōu)選地，所有PTU的所有多晶硅間距P1都相等。優(yōu)選地，所有NTU的所有多晶硅間距P2都相等。優(yōu)選地，所有DTU的所有多晶硅間距P3都相等。此外，優(yōu)選地，間距P1、P2和P3都相等。僅允許矩形的有源區(qū)域，并且需要N阱(其中定位有PTU，未示出)足夠大。PTU和NTU可以覆蓋有覆蓋拉伸應(yīng)力接觸蝕刻停止層(blankettensilestressedcontactetchstoplayer，CESL)。在這種情況下，每個PTU都可被附加的加壓CESL所覆蓋，加壓CESL在PTU的通道寬度方向上具有較小占地，而在PTU的通道長度方向上具有較大占地。需要放置多余一個的接觸插塞，以存取門多晶硅來改進(jìn)器件的連接性。另一方面，NTU直接形成在p型襯底中，而不形成在任何p阱中。對NTU來說，不需要附加CESL。可通過接觸插塞15從各個有源區(qū)域14的任一側(cè)來存取多晶硅。然而，接觸插塞(contactplug)15不直接位于各個有源區(qū)域14之上。此外，PTU和NTU可以分別成組或組合到一起以創(chuàng)建CMOS邏輯。請注意，PTU、NTU和DTU是本發(fā)明實施例的基礎(chǔ)構(gòu)建塊。在半導(dǎo)體芯片中，基本上所有(例如，大于90%，或甚至大于95%，或甚至為100%)的PMOS器件都可具有與在前面段落中描述的PTU相同的規(guī)范(specification)。此外，在半導(dǎo)體芯片中，基本所有的PMOS器件都使用相同的PTU布局。在半導(dǎo)體芯片中，基本上所有(例如，大于90%，或甚至大于95%，或甚至為100%)的NMOS器件都使用相同的NTU布局，并且基本上所有(例如，大于90%，或甚至大于95%，或甚至為100%)的虛擬單元都使用相同的DTU布局，盡管對于PTU、NTU和DTU中的每一個都可以使用多于一個的布局。除上面討論的示例性布局限制之外，圖4A和圖4B示出了用于放置BTU的兩種可接受的方案。例如，在圖4A中，NTU可被放置在PTU的頂部或底部。圖4B示出了PTU不可以直接放置在NTU的左邊或右邊(當(dāng)它們的通道長度方向被對準(zhǔn)為同一條線時)，除非DTU分隔PTU和NTU。在表1中列出了用于放置BTU的可接受和不可接受方式的規(guī)則。PTU和NTU可以被分別放置以形成經(jīng)常被定制電路設(shè)計使用的PMOS和NMOS邏輯門。此外，可以將PTU和NTU組合到一起以形成CM0S邏輯。然而，可以要求放置限制。表110<table>tableseeoriginaldocumentpage11</column></row><table>用(1)和(2)來標(biāo)記PTU、NTU和DTU。表1表示關(guān)于是否可以將標(biāo)記為(1)的PTU或NTU直接放置在標(biāo)記為(2)的BTU的上、下、左、或右的規(guī)則。因此，表l表示不可以將PTU直接放置在另一個NTU的左邊和右邊，而所有其他放置方案都是可允許的。BTU的實現(xiàn)帶來了幾個優(yōu)點(diǎn)。首先，由于在晶體管(BTU)層級上優(yōu)化了布局拓?fù)?，所以?yōu)化是通用的并且不固定于特定應(yīng)用。由此使得物理布局影響最小。第二，消除了如圖5A所示的附加金屬層布線要求和所得到的區(qū)域損失，并且可以采用如圖5B所示寬松的金屬層布線要求。第三，PTA結(jié)構(gòu)中的PTU、NTU和DTU可以被修改為適合于任何數(shù)字/模擬配置，而作為比較，傳統(tǒng)的現(xiàn)場可編程門陣列(FPGA)和門陣列(GA)僅可以用于數(shù)字配置。對于速度改進(jìn)和功率減小來說，拉緊(tighten)了工藝拐點(diǎn)，如圖6A所示意性示出的。X軸表示NMOS晶體管的飽和電流Idsat(示為IdsatN)，Y軸表示PMOS晶體管的飽和電流Idsat(示為IdsatP)。由線20包圍的菱形區(qū)域表示使用傳統(tǒng)設(shè)計規(guī)則實現(xiàn)的M0S器件的傳統(tǒng)操作區(qū)域，而由線22包圍的菱形區(qū)域表示使用RDR實現(xiàn)的BTU的拉緊操作區(qū)域。左下部的拐點(diǎn)表示消耗較少功率的慢MOS晶體管(標(biāo)記為SS)，而右上部的拐點(diǎn)表示消耗較多功率的快MOS晶體管(標(biāo)記為FF)。注意，拉緊的操作區(qū)域具有改進(jìn)的速度和減少的功耗，在表示非常小工藝變化的區(qū)域中操作相應(yīng)BTU。試驗結(jié)果顯示，與傳統(tǒng)設(shè)計規(guī)則相比，RDR具有約3%的速度拐點(diǎn)降低。晶體管的泄漏電流也從約47nA減小到約29nA。晶體管的功耗從約86iiwatt減小到約83iiwatt。參照圖6B，在半導(dǎo)體芯片的基底層中實現(xiàn)BTU?；讓影ㄖ辽僖徊糠职雽?dǎo)體襯底，半導(dǎo)體襯底包括阱區(qū)域(未示出)、BTU的有源區(qū)域、包括柵電極帶的門多晶硅層級和接觸蝕刻停止層(CESL)。集成電路的較高層級的功能通過金屬層(諸如作為直接位于接觸插塞之上的金屬層的金屬層1(M1)、金屬層2(M2)、金屬層3(M3)、金屬層4(M4)等)中的連接來實現(xiàn)。金屬層M1以上不在基底層中。在PTA設(shè)計中，不管各個芯片的應(yīng)用如何，基底層的設(shè)計都是固定的。因此，即使芯片被用于不同的應(yīng)用，也無需對基底層的掩膜進(jìn)行修改。為了實現(xiàn)不同的應(yīng)用，需要制作不同的掩膜以修改金屬層(包括M1、M2和上金屬層)的設(shè)計。換句話說，基底層是固定的，金屬層用作用于使不同的應(yīng)用都適合同一基底層的編程裝置。因此，可以制造具有相同基底層設(shè)計的半導(dǎo)體晶片/芯片，并且可通過改變金屬層Ml、M2等的設(shè)計針對不同應(yīng)用制造晶片/芯片。使用該方法，可以根據(jù)相同的基底層設(shè)計制造彼此不同的超過5種應(yīng)用、10種應(yīng)用、百種應(yīng)用和千種應(yīng)用。參照圖7，可使用多個BTU實現(xiàn)BTU，其可以被連接以形成基本門，諸如反相器(INV)、NAND門和NOR門、更加復(fù)雜的邏輯(即，AND-OR反相器(AOI)邏輯、OR-AND反相器(0AI)邏輯)、加法器等)。可以從使用第一金屬層的BTU得到各種邏輯系列。圖7示出了包括兩個INV、兩個多路復(fù)用器(MUX，也由BTU形成)和兩個NAND門的示例性LTU。連接BTU以形成門被稱作LTU功能性放置，并通過金屬層Ml來實現(xiàn)，盡管也可以使用金屬層M2。應(yīng)該意識到，LTU可包括與圖7所示數(shù)量不同的INV、MUX和NAND門，并且可進(jìn)一步包括諸如NOR門的其他組件。LTU可配置為一個陣列或多個陣列(參照圖9)。通過LTU功能性配置實現(xiàn)的邏輯門被進(jìn)一步修改(不需要MUX的幫助)為更加復(fù)雜的功能單元，諸如X0R、XNOR、加法器、鎖存器、觸發(fā)器等。圖8示出了由兩個LTU形成的示例性掃描觸發(fā)器。這種修改被稱為LTU功能性布線，并通過金屬層M2(未示出)來實現(xiàn)，但是可以使用金屬層M3和M4。PTA可采用稱為兩級金屬化的新布線方法，其可以以兩種方式來實現(xiàn)。在第一種方式中，類似于CBD方式，BTU可被配置為不同的邏輯門，其中，只有一個金屬層(例如金屬層M1)被用于將BTU連接為LTU，并且將LTU連接為復(fù)雜的功能單元。在第二種方式中，與FPGA方式類似，包括兩個金屬層。BTU可使用第一金屬層M1實現(xiàn)為LTU，然后使用金屬層M2得到更加復(fù)雜的功能單元。開發(fā)該兩級金屬化方法以與目前的CBD和FPGA方式兼容。利用基本門和通過低級金屬層形成的更加復(fù)雜的功能單元，可通過進(jìn)一步的金屬連接來實現(xiàn)高級功能和應(yīng)用，這可以在任何金屬層M1至Mtop中實現(xiàn)，更優(yōu)選地，通過諸如M3、M4和更高的上層來實現(xiàn)。明顯地，如果兩個芯片的金屬層Ml和M2具有不同圖案，則M3層和這兩個芯片上方的層也是不同的。在本發(fā)明的實施例中，兩種不用的應(yīng)用要求兩個芯片設(shè)計，其中，兩個芯片(或晶片)設(shè)計的基底層彼此相同，僅僅金屬層(包括LTU功能性配置和LTU功能性布線)是不同的。在這種能情況下，兩個芯片的應(yīng)用可以完全不同，并且甚至可以用于不同的部分(諸如通信部分和消費(fèi)產(chǎn)品部分)。相反，兩個芯片可用于彼此類似的兩種應(yīng)用。因此，這兩個芯片可共享共同的基底層設(shè)計以及共同的Ml和M2設(shè)計，僅金屬層M3和上級的金屬層不同并需要重新設(shè)計。在又一實施例中，兩個芯片可共享共同的基底層設(shè)計以及共同的M1設(shè)計，僅M2和和上級的金屬層不同并需要重新設(shè)計。這進(jìn)一步減少了制造成本和周期時間。圖9示出了采用PTA設(shè)計的一部分半導(dǎo)體芯片的頂視圖。LTU(和/或LTU中的BTU)的行被布局為一個或多個陣列。還可以在芯片中建立諸如存儲器和處理器的附加嵌入功能模塊?？尚纬筛郊硬季€通道以改進(jìn)可布線性，其中，布線通道被用于將一個點(diǎn)連接至遠(yuǎn)程點(diǎn)。注意，通過金屬布線而反熔絲盒(如在FPGA中)制造定制連接。因此，芯片可以不包括反熔絲盒(anti-fusebox)。參照圖IO，本發(fā)明的優(yōu)點(diǎn)在于定制了金屬層，因此，可將外部功能模塊通過倒裝焊接(flipchipbonding)或硅通孔(TSV)連接至PTA芯片。PTA芯片的結(jié)合焊盤可以被設(shè)計為適合外部芯片的結(jié)合焊盤或TSV。用于附接外部功能模塊的能力進(jìn)一步提高了產(chǎn)量并減少了產(chǎn)品成本。因此，根據(jù)相同的基底層設(shè)計，可以制造第一PTA芯片并與第一外部功能模塊附接，同時可制造第二PTA芯片并與不同于第一外部功能模塊的第二外部功能模塊附接，但是第一PTA芯片和第二PTA芯片享有相同的基底層設(shè)計。可選地，第二PTA芯片可以不與任何外部功能模塊附接。圖11示出了與PTA設(shè)計相關(guān)的硬件和軟件組件。在前面段落討論的硬件部分包括BTU、BTU陣列和嵌入式功能模塊的物理布局。硬件的更高級包括LTU的布局。通過兩級金屬化層M1和M2以及上層來互連LTU。對于整個芯片集成，可以將用于功率的設(shè)計(DFP)和用于可變性的設(shè)計(DFV)技術(shù)用于減小功率和減少變化。此外，硬件組件包括嵌入式功能單元和外部功能單元(模塊)。PTA設(shè)計的軟件組件包括用于例如通過網(wǎng)表轉(zhuǎn)換從CBD設(shè)計和/或FPGA設(shè)計轉(zhuǎn)移到PTA設(shè)計的設(shè)計轉(zhuǎn)移。這意味著可使用PTA設(shè)計來容易地實現(xiàn)傳統(tǒng)的FPGA設(shè)計和CBD設(shè)計。因此，可以將軟件設(shè)計為支持映射以及從CBD設(shè)計和FPGA設(shè)計向PTA設(shè)計的轉(zhuǎn)移。還可以通過軟件的幫助來實現(xiàn)兩級金屬化布線，并且從FPGA設(shè)計或CBD設(shè)計的轉(zhuǎn)移可以根據(jù)轉(zhuǎn)移的PTA設(shè)計被自動化，包括但不限于布局金屬層Ml和M2的自動化。此外，為了附接外部功能單元，可提供軟件，其將PTA芯片和外部功能單元看作是集成平臺，使得設(shè)計者不需要分別考慮PTA和外部功能單元。軟件還可以進(jìn)一步將多芯片的設(shè)計帶入公共平臺。PTA設(shè)計具有若干優(yōu)點(diǎn)。由于預(yù)定的BTU架構(gòu)，所以設(shè)計者不需要重新設(shè)計基底層。代替地，僅需要重新設(shè)計金屬層。這顯著減少了成本和制造周期?？梢詫⒅圃熘芷跁r間減少到少于CBD設(shè)計的四分之一?？梢詫⒀谀こ杀緶p少到小于CBD設(shè)計的十分之一。因此，不能負(fù)擔(dān)高成本的小公司還可以利用納米技術(shù)來用于大量生產(chǎn)。此外，PTA設(shè)計具有高靈活性的優(yōu)點(diǎn)。這可以僅包括嵌入式模塊，包括嵌入式模塊和堆疊模塊(通過TSV連接)的混合模塊、或結(jié)合至PTA芯片的芯片外模塊。此外，將高靈活性(與金屬層的隨機(jī)放置相關(guān))與預(yù)定的基底層相結(jié)合，使得不用犧牲低生產(chǎn)成本和低周期時間。盡管詳細(xì)描述了本發(fā)明及其優(yōu)點(diǎn)，但應(yīng)該理解，在不背離由所附權(quán)利要求限定的本發(fā)明的精神和范圍的情況下，可以做出各種改變、替換和變化。此外，本發(fā)明的范圍不用于限制在說明書中描述的處理、機(jī)器、制造、物質(zhì)、裝置、方法和步驟的組合的具體實施例。本領(lǐng)域的技術(shù)人員根據(jù)本發(fā)明的公開內(nèi)容可容易理解，可以根據(jù)本發(fā)明利用現(xiàn)有或后來發(fā)展執(zhí)行基本上與本文中所描述的對應(yīng)實施例相同的功能或者基本實現(xiàn)與本文所描述的對應(yīng)實施例相同的結(jié)果的處理、機(jī)器、制造和物質(zhì)、裝置、方法或步驟的組合。因此，所附權(quán)利要求包括在其范圍內(nèi)，諸如處理、機(jī)器、制造和物質(zhì)、裝置、方法或步驟的組合。權(quán)利要求一種設(shè)計集成電路的方法，所述方法包括提供彼此相同的第一芯片和第二芯片，其中，所述第一芯片和所述第二芯片中的每一個都包括基底層，所述基底層包括邏輯晶體管單元(LTU)陣列，以及其中，所述LTU陣列包括彼此相同并且以行和列進(jìn)行配置的LTU；連接所述第一芯片的所述基底層以形成第一應(yīng)用芯片；以及連接所述第二芯片的所述基底層以形成不同于所述第一應(yīng)用芯片的第二應(yīng)用芯片。2.根據(jù)權(quán)利要求1所述的方法，其中，所述LTU中的每一個都包括多路復(fù)用器。3.根據(jù)權(quán)利要求2所述的方法，其中，所述LTU中的每一個還包括反相器以及從NAND門和NOR門中選擇的門。4.根據(jù)權(quán)利要求l所述的方法，其中，連接所述第一芯片的所述基底層的步驟包括使用金屬層l(Ml)以將所述第一芯片的所述LTU陣列中的不同LTU修改為不同的邏輯門組合。5.根據(jù)權(quán)利要求4所述的方法，其中，連接所述第一芯片的所述基底層的步驟進(jìn)一步包括使用金屬層2(Ml)以將所述第一芯片的所述LTU陣列中的不同LTU修改為不同的邏輯功能單元。6.根據(jù)權(quán)利要求5所述的方法，其中，所述不同的邏輯功能單元是從基本由X0R門、XNOR門、加法器、鎖存器和觸發(fā)器組成的組中所選擇的。7.根據(jù)權(quán)利要求1所述的方法，還包括將第一外部功能模塊附接至所述第一芯片。8.根據(jù)權(quán)利要求7所述的方法，還包括將第二外部功能模塊附接至所述第二芯片，其中，所述第二外部功能模塊與所述第一外部功能模塊不同。9.根據(jù)權(quán)利要求1所述的方法，其中，所述LTU中的所有PMOS晶體管具有相同布局，并且所述LTU中的所有NMOS晶體管具有附加的相同布局。10.根據(jù)權(quán)利要求1所述的方法，其中，所述第一芯片和所述第二芯片中的每個LTU都包括多個基本PMOS晶體管單元(PTU)和多個基本NMOS晶體管單元(NTU)，并且任意所述LTU中的PTU都沒有被定位為與NTU相鄰并且所述PTU的通道長度方向與所述NTU的通道長度方向?qū)?zhǔn)。11.根據(jù)權(quán)利要求l所述的方法，其中，所述第一芯片和所述第二芯片中的每個LTU都包括基本晶體管單元(BTU)的陣列，所述基本晶體管單元選自基本由NMOS晶體管單元(NTU)、PMOS晶體管單元(PTU)和虛擬晶體管單元(DTU)組成的組。12.—種設(shè)計集成電路的方法，所述方法包括提供芯片的基底層設(shè)計，其中，所述基底層設(shè)計包括由基本晶體管單元(BTU)陣列形成的邏輯晶體管單元(LTU)的設(shè)計，其中，所述LTU包括多個相同LTU，以及其中，所述LTU中的每個均包括兩個反相器；兩個多路復(fù)用器，以及兩個門，所述門選自基本由兩個NAND門和兩個NOR門組成的組；使用所述基底層設(shè)計以形成第一芯片的第一基底層；使用所述基底層設(shè)計以形成第二芯片的第二基底層；在所述第一芯片的所述第一基底層上方形成底部金屬層(第一Ml)，其中，所述第一Ml將所述第一芯片的所述LTU連接成多個邏輯門的組合；在所述第一Ml上方形成第二金屬層(第一M2)，其中，所述第一M2將所述第一芯片的所述LTU修改為多個邏輯功能單元；在所述第一M2上方形成第三金屬層(第一M3);在所述第二芯片的所述第二基底層上方形成附加底部金屬層(第二Ml)，其中，所述第二Ml將所述第二芯片的所述LTU連接成多個附加邏輯門的組合；在所述第二Ml上方形成附加第二金屬層(第二M2)，其中，所述第二M2將所述第二芯片的所述LTU修改為多個附加邏輯功能單元；以及在所述第二M2上方形成附加第三金屬層(第二M3)，其中，所述第二M3不同于所述第一M3。13.—種集成電路結(jié)構(gòu)，包括第一芯片，包括第一基底層，所述第一基底層包括第一邏輯晶體管單元(LTU)陣列，其中，所述第一LTU陣列包括彼此相同并且以行和列進(jìn)行配置的第一LTU;第二芯片，包括第二基底層，所述第二基底層包括第二LTU陣列，其中，所述第二LTU陣列包括彼此相同并且以行和列進(jìn)行配置的第二LTU，以及其中，所述第一基底層與所述第二基底層相同；第一金屬層(第一Ml)，在所述第一基底層上方；第二金屬層(第一M2)，在所述第一Ml上方；第三金屬層(第一M3)，在所述第一M2上方；附加第一金屬層(第二Ml)，在所述第二基底層上方；附加第二金屬層(第二M2)，在所述第二Ml上方；以及附加第三金屬層(第二M3)，在所述第二M2上方，其中，所述第一M3具有不同于所述第二M3的布局。14.一種集成電路結(jié)構(gòu)，包括第一芯片，包括第一基底層；第二芯片，包括與所述第一基底層相同的第二基底層，其中，所述第一基底層和所述第二基底層中的每一個都包括彼此相同的邏輯晶體管單元(LTU)，其中，所述LTU由基本晶體管單元(BTU)陣列形成，以及其中，每個LTU都包括兩個反相器；兩個多路復(fù)用器，以及兩個門，選自基本由兩個NAND門和兩個NOR門組成的組；第一金屬層(第一Ml)，在所述第一基底層上方，其中，所述第一Ml將所述第一芯片的LTU連接成第一邏輯門組合；第二金屬層(第一M2)，在所述第一Ml上方，所述第一M2將所述第一芯片的LTU修改為第一多個邏輯功能單元；第三金屬層(第一M3)，在所述第一M2上方；附加第一金屬層(第二Ml)，在所述第二基底層上方，其中，所述第二Ml將所述第二芯片的所述LTU連接成第二邏輯門組合；附加第二金屬層(第二M2)，在所述第二Ml上方，其中，所述第二M2將所述第二芯片的所述LTU修改為第二多個邏輯功能單元；以及附加第三金屬層(第二M3)，在所述第二M2上方，其中，所述第二M3具有不同于所述第一M3的布局。15.—種集成電路結(jié)構(gòu)，包括芯片中的多個PMOS晶體管單元(PTU);以及所述芯片中的多個醒OS晶體管單元(NTU)，其中，所述多個PTU和所述多個NTU中的每一個都包括有源區(qū)域，具有矩形形狀；偶數(shù)個柵電極，在所述有源區(qū)域上方；兩個虛擬柵極，在所述有源區(qū)域的相對側(cè)上，其中，所述柵電極和所述兩個虛擬柵極彼此平行；以及接觸插塞，連接至所述柵電極，其中，所述接觸插塞不直接在所述有源區(qū)域上方。全文摘要本發(fā)明涉及一種設(shè)計集成電路的方法，包括提供彼此相同的第一芯片和第二芯片。第一芯片和第二芯片中的每一個都包括基底層，基底層包括邏輯晶體管單元(LTU)陣列。LTU陣列包括彼此相同并且以行和列進(jìn)行配置的LTU。該方法還包括連接第一芯片的基底層以形成第一應(yīng)用芯片；以及連接第二芯片的基底層以形成不同于第一應(yīng)用芯片的第二應(yīng)用芯片。文檔編號G06F17/50GK101789036SQ20101000109公開日2010年7月28日申請日期2010年1月21日優(yōu)先權(quán)日2009年1月22日發(fā)明者吳國雄,羅明健申請人:臺灣積體電路制造股份有限公司