專利名稱：一種基于虛擬接口的條碼解碼芯片及條碼解碼裝置的制作方法
一種基于虛擬接口的條碼解碼芯片及條碼解碼裝置
技術(shù)領(lǐng)域：
本發(fā)明屬于條碼技術(shù)領(lǐng)域，特別地，涉及一種基于虛擬接口的條碼解碼芯片及條 碼解碼裝置。
背景技術(shù)：
條碼技術(shù)是在計算機技術(shù)與信息技術(shù)基礎(chǔ)上發(fā)展起來的一門集編碼、印刷、識別、 數(shù)據(jù)采集和處理于一身的新興技術(shù)。條碼技術(shù)由于其識別快速、準確、可靠以及成本低等優(yōu) 點，被廣泛應(yīng)用于商業(yè)、圖書管理、倉儲、郵電、交通和工業(yè)控制等領(lǐng)域，并且勢必在逐漸興 起的“物聯(lián)網(wǎng)”應(yīng)用中發(fā)揮重大的作用。目前被廣泛使用的條碼包括一維條碼及二維條碼。一維條碼又稱線形條碼，是由 平行排列的多個“條”和“空”單元組成，條形碼信息靠條和空的不同寬度和位置來表達。一 維條碼只是在一個方向(一般是水平方向)表達信息，而在垂直方向則不表達任何信息，因 此信息容量及空間利用率較低，并且在條碼損壞后即無法識別。二維條碼是由按一定規(guī)律在二維方向上分布的黑白相間的特定幾何圖形組成，其 可以在二維方向上表達信息，因此信息容量及空間利用率較高，并具有一定的校驗功能。二 維條碼可以分為堆疊式二維條碼和矩陣式二維條碼。堆疊式二維條碼是由多行短截的一 維條碼堆疊而成，代表性的堆疊式二維條碼包括PDF417、Code 49、Code 16K等。矩陣式 二維條碼是由按預定規(guī)則分布于矩陣中的黑、白模塊組成，代表性的矩陣式二維條碼包括 Codeone、Aztec、Data Matrix、OR 石馬等。現(xiàn)有的條碼解碼處理一般是利用軟件解碼的方式實現(xiàn)，需要在處理器中寫入實現(xiàn) 解碼算法的一系列軟件程序，軟件程序容易被反向工程所破解；由于單個處理器只能同時 針對一種特定類型的條碼格式進行解碼處理，因此解碼速度較慢，不能處理多種格式類型 的條碼；再者，由于實現(xiàn)條碼解碼的軟件算法較為復雜，因此所采用的處理器一般而言為高 端的處理器(如32位處理器)，由于高端的處理器價格較為昂貴，因此造成成本升高。另外，現(xiàn)有的條碼解碼設(shè)備需要專門的條碼解碼處理器和處理電路才能實現(xiàn)解碼 功能，設(shè)備體積較大，通用性差?，F(xiàn)有的便攜式電子設(shè)備需要對內(nèi)部結(jié)構(gòu)和處理程序進行修 改才能集成現(xiàn)有的條碼解碼設(shè)備，增加了便攜式電子設(shè)備的制造成本和使用成本，而且普 通的便攜式電子設(shè)備在不進行設(shè)備改造的情況下不易實現(xiàn)條碼解碼功能，這限制了條碼技 術(shù)的應(yīng)用領(lǐng)域。因此，針對現(xiàn)有技術(shù)存在的以上不足，亟需提供一種條碼解碼方案，以實現(xiàn)條碼解 碼設(shè)備的小型化、便攜化及即插即用功能。

發(fā)明內(nèi)容為了克服現(xiàn)有條碼解碼設(shè)備體積較為龐大，便攜性不強，無法實現(xiàn)即插即用，本發(fā) 明提供了一種基于虛擬接口的條碼解碼芯片，以克服上述問題。本發(fā)明提供一種基于虛擬接口的條碼解碼芯片，包括數(shù)據(jù)存儲器，用于存儲條碼圖像；寄存器組，包括命令寄存器和數(shù)據(jù)寄存器，命令寄存器用于暫存命令，數(shù)據(jù)寄存器用 于暫存數(shù)據(jù)；條碼解碼流水線，用于處理條碼圖像；主控邏輯模塊，從命令寄存器獲取處理 命令，根據(jù)處理命令將數(shù)據(jù)存儲器中存儲的條碼圖像傳輸至條碼解碼流水線進行解碼；虛 擬NAND閃存總線接口，與寄存器組電連接，用于傳輸符合NAND閃存接口標準的數(shù)據(jù)。根據(jù)本發(fā)明的一個優(yōu)選實施例，條碼解碼芯片進一步包括配置存儲器，配置存儲 器與寄存器組電連接，用于存儲條碼解碼流水線工作時的運算參數(shù)以及查表數(shù)據(jù)，條碼解 碼流水線通過主控邏輯模塊以及寄存器組從配置存儲器獲取運算參數(shù)以及查表數(shù)據(jù)。根據(jù)本發(fā)明的一個優(yōu)選實施例，條碼解碼芯片進一步包括配置存儲器，配置存儲 器設(shè)置在條碼解碼流水線內(nèi)部，用于存儲條碼解碼流水線工作時的運算參數(shù)以及查表數(shù) 據(jù)。根據(jù)本發(fā)明的一個優(yōu)選實施例，條碼解碼芯片包括由硬件邏輯實現(xiàn)的多個條碼解 碼流水線，多個條碼解碼流水線對條碼圖像進行并行處理。根據(jù)本發(fā)明的一個優(yōu)選實施例，虛擬NAND閃存總線接口包括基本輸入輸出引腳、 命令鎖存使能引腳、地址鎖存使能引腳、片選引腳、寫使能引腳以及讀使能引腳。本發(fā)明進一步提供一種包括條碼解碼芯片的條碼解碼裝置，包括USB接口，用于 輸入或輸出符合USB通信協(xié)議的數(shù)據(jù)；閃存數(shù)據(jù)控制模塊，用于對虛擬NAND閃存總線接口 進行訪問及輸入輸出數(shù)據(jù)；USB控制器，用于將從USB接口輸入的符合USB通信協(xié)議的數(shù)據(jù) 轉(zhuǎn)換為存儲數(shù)據(jù)輸入閃存數(shù)據(jù)控制模塊117，以及將從閃存數(shù)據(jù)控制模塊輸出的數(shù)據(jù)轉(zhuǎn)換 為符合USB通信協(xié)議的數(shù)據(jù)，經(jīng)由USB接口輸出；微處理器，用于協(xié)調(diào)閃存數(shù)據(jù)控制模塊和 USB控制器的工作狀態(tài)；本發(fā)明進一步提供一種包括條碼解碼芯片的條碼解碼裝置，包括存儲卡接口，用 于輸入或輸出符合存儲卡通信協(xié)議的數(shù)據(jù)；閃存數(shù)據(jù)控制模塊，用于對虛擬NAND閃存總線 接口進行訪問及輸入輸出數(shù)據(jù)；存儲卡控制器，用于將從存儲卡接口輸入的符合存儲卡通 信協(xié)議的數(shù)據(jù)轉(zhuǎn)換為存儲數(shù)據(jù)輸入閃存數(shù)據(jù)控制模塊，以及將從閃存數(shù)據(jù)控制模塊輸出的 數(shù)據(jù)轉(zhuǎn)換為符合存儲卡通信協(xié)議的數(shù)據(jù)，經(jīng)由存儲卡接口輸出。本發(fā)明進一步提供一種包括條碼解碼芯片的條碼解碼裝置，包括存儲控制器，用 于對虛擬NAND閃存總線接口進行訪問及輸入輸出數(shù)據(jù)；微處理器，通過存儲控制器訪問基 于虛擬接口的條碼解碼芯片。本發(fā)明進一步提供一種包括條碼解碼芯片的條碼解碼裝置，包括微處理器，與虛擬NAND閃存總線接口電連接，透過自帶的指令集訪問條碼解碼芯 片。本發(fā)明提供了一種便攜式的條碼解碼方案，用戶只需通過支持讀取NAND閃存的 設(shè)備輸入條碼圖像到基于虛擬接口的條碼解碼芯片中，就可獲取相應(yīng)的解碼結(jié)果，提高了 條碼解碼設(shè)備的便攜性，而且現(xiàn)有的支持讀取NAND閃存的設(shè)備無需進行任何改動即可與 條碼解碼設(shè)備配合使用，增加了條碼解碼設(shè)備的應(yīng)用范圍和使用靈活性，同時由于采用了 類似并行的硬件解碼方式，因而解碼速度比現(xiàn)有的軟件解碼速度更快。

圖1是根據(jù)本發(fā)明第一優(yōu)選實施例的基于虛擬接口的條碼解碼芯片及條碼解碼裝置的電路連接框圖。圖2是根據(jù)本發(fā)明第二優(yōu)選實施例的基于虛擬接口的條碼解碼芯片及條碼解碼 裝置的電路連接框圖。圖3是根據(jù)本發(fā)明第三優(yōu)選實施例的基于虛擬接口的條碼解碼芯片及條碼解碼 裝置的電路連接框圖。圖4是根據(jù)本發(fā)明第四優(yōu)選實施例的基于虛擬接口的條碼解碼芯片及條碼解碼 裝置的電路連接框圖。
具體實施方式有關(guān)本發(fā)明的特征及技術(shù)內(nèi)容，請參考以下的詳細說明與附圖，附圖僅提供參考 與說明，并非用來對本發(fā)明加以限制。圖1是根據(jù)本發(fā)明第一優(yōu)選實施例的基于虛擬接口的條碼解碼芯片及條碼解碼 裝置的電路連接框圖。本發(fā)明所揭示的基于虛擬接口的條碼解碼芯片包括虛擬NAND閃存 總線接口 116、配置存儲器111、寄存器組103、主控邏輯模塊101、條碼解碼流水線102以及 數(shù)據(jù)存儲器104。其中，條碼解碼流水線102包括PDF417條碼解碼流水線、一維條碼解碼流水線以 及RSS(Reduced Space Symbology縮小空間碼)條碼解碼流水線，不同類型的條碼解碼流 水線用于處理不同條碼格式的條碼圖像，其利用硬件邏輯實現(xiàn)。數(shù)據(jù)存儲器104用于存儲從條碼解碼芯片外部獲取的條碼圖像，其具體可利用 RAM (random access memory隨機存取存儲器)來實現(xiàn)。主控邏輯模塊101可根據(jù)特定命令觸發(fā)特定事件，可以通過觸發(fā)與主控邏輯模塊 101電連接的設(shè)置開關(guān)(未圖示)或從虛擬NAND閃存總線接口 116獲取外部命令來選取所 需的控制狀態(tài)，如從數(shù)據(jù)存儲器104獲取條碼圖像，將其傳輸至條碼解碼流水線102等。本 發(fā)明所揭示的主控邏輯模塊101不具備運算功能，而是僅根據(jù)一定條件觸發(fā)相應(yīng)事件，具 體可利用現(xiàn)有的狀態(tài)機實現(xiàn)。虛擬NAND閃存總線接口 116與條碼解碼芯片外部的電路連接且進行通訊，以傳輸 符合NAND閃存接口標準的數(shù)據(jù)。外部電路通過虛擬NAND閃存總線接口 116輸入命令以及 條碼圖像。虛擬NAND閃存總線接口 116與主控邏輯模塊101之間設(shè)置有寄存器組103，寄存 器組103包括一系列自定義的寄存器，包括狀態(tài)寄存器、數(shù)據(jù)寄存器以及命令寄存器等，狀 態(tài)寄存器用于顯示主控邏輯模塊101的工作狀態(tài)，數(shù)據(jù)寄存器用于暫存數(shù)據(jù)，命令寄存器 用于暫存命令，主控邏輯模塊101可從數(shù)據(jù)寄存器讀取數(shù)據(jù)，從命令寄存器讀取命令，并且 根據(jù)特定命令作出特定動作，其中包括從虛擬NAND閃存總線接口 116輸入的命令。寄存器 組103與主控邏輯模塊101將條碼解碼流水線102與外部電路隔離，可方便以后對條碼解 碼流水線102進行升級(如增加更多可處理其他格式類型的條碼解碼流水線)。另外，配置存儲器111與寄存器組103電連接，用于存儲條碼解碼流水線102工 作時的運算參數(shù)以及查表數(shù)據(jù)(如譯碼運算所需的碼表)，條碼解碼流水線102可通過主 控邏輯模塊101以及寄存器組103從配置存儲器111獲取以上數(shù)據(jù)，其必須能夠保證在 斷電的情況下不會丟失數(shù)據(jù)，可用現(xiàn)有的EEPROM(ElectricalIy Erasable ProgrammableRead-Only Memory,電可擦可編程只讀存儲器)來實現(xiàn)，在一些情況下，配置存儲器111可 直接設(shè)置在條碼解碼流水線102中。當條碼圖像通過虛擬NAND閃存總線接口 116輸入至寄存器組103的數(shù)據(jù)寄存器 中，主控邏輯模塊102可從數(shù)據(jù)寄存器獲取條碼圖像，并將其保存至數(shù)據(jù)存儲器104，當主 控邏輯模塊102從寄存器組103的命令寄存器讀取到處理命令時，可將數(shù)據(jù)存儲器104中 的條碼圖像傳輸至條碼解碼流水線102進行處理，條碼解碼流水線102可對該條碼圖像進 行圖像預處理、灰度提取、二值化、碼字讀取、譯碼處理等一系列的條碼解碼處理操作。值得注意的是，由于條碼解碼流水線102包括PDF417條碼解碼流水線、一維條碼 解碼流水線以及RSS條碼解碼流水線等多種針對不同條碼類型的條碼解碼流水線。因此， 在獲取條碼圖像后，例如是一維條碼，那么該一維條碼圖像會同時傳輸至以上三種條碼解 碼流水線中進行并行處理，而由與其格式相容的一維條碼解碼流水線輸出該條碼圖像的正 確條碼信息。當然，也可以根據(jù)需要設(shè)置一種或者其他多種格式的條碼解碼流水線。由于與一維條碼圖像格式不相容，PDF417條碼解碼流水線和RSS條碼解碼流水線 在接收到該一維條碼圖像后無法進行相應(yīng)處理，并輸出正確的條碼信息。同樣地，條碼解 碼流水線102也可對PDF417條碼圖像、RSS條碼圖像進行上述處理。當然，主控邏輯模塊 102也可根據(jù)用戶的選擇僅控制多個條碼流水線中的一個條碼流水線對輸入條碼圖像進行 處理。另外，若從虛擬NAND閃存總線接口 116先后獲取三張條碼圖像A、B、C至數(shù)據(jù)存儲 器104，三張條碼圖像A、B、C分別對應(yīng)三種不同類型的條碼格式PDF417條碼、RSS條碼以 及一維條碼，那么該三張條碼圖像可按獲取的先后次序從數(shù)據(jù)存儲器104提供至條碼解碼 流水線102，同一時間下，PDF417條碼解碼流水線、一維條碼解碼流水線以及RSS條碼解碼 流水線會首先并行處理條碼圖像A，結(jié)果是PDF417條碼解碼流水線會對條碼圖像A作相應(yīng) 處理，并輸出正確條碼信息，其他兩個條碼解碼流水線則無法對條碼圖像A進行處理。如果 在PDF417條碼解碼流水線對條碼圖像A的處理過程中，一維條碼解碼流水線以及RSS條碼 解碼流水線已確認無法處理A，則會嘗試處理下一張條碼圖像B，其中RSS條碼解碼流水線 會對條碼圖像B進行處理，并輸出正確條碼信息。如果在PDF417條碼解碼流水線和RSS條 碼解碼流水線分別對條碼圖像A、B進行處理的過程中，一維條碼解碼流水線已確認無法處 理條碼圖像B，則會繼續(xù)嘗試對下一條碼圖像C進行處理，并且由于格式對應(yīng)，一維條碼解 碼流水線可對C進行處理，并輸出正確條碼信息。由于不用等待第一張條碼圖像處理完成就可以處理第二張條碼圖像，并且不用等 待第二張條碼圖像處理完成就可以處理第三條碼張圖像，因此以上并行的條碼圖像處理方 式可極大地提高處理不同類型的條碼圖像的速度。條碼解碼流水線102輸出的條碼信息可由主控邏輯模塊101存儲至數(shù)據(jù)存儲器 104，并在需要輸出時再從數(shù)據(jù)存儲器104存儲至數(shù)據(jù)寄存器。當然，條碼解碼流水線102 輸出的條碼信息可由主控邏輯模塊101直接存儲至數(shù)據(jù)寄存器。存儲至數(shù)據(jù)寄存器的條碼 信息可經(jīng)虛擬NAND閃存總線接口 116傳輸至外部電路。本發(fā)明所采用的虛擬NAND閃存總線接口 116包括標準NAND閃存接口，主要包括 以下引腳，I/Oq-I/O7、CLE、ALE、CS、TO、RE，其中各引腳的功能如下表1. 1所介紹表 1. 1
一般而言，當引腳ALE有效時，虛擬NAND閃存總線接口 116從引腳I/O。 1/07接 收到地址數(shù)據(jù)，當引腳CLE有效時，虛擬NAND閃存總線接口 116從引腳I/O。 1/07接收到 命令，并且將該命令暫存至寄存器組303的命令寄存器中，在TO引腳有效時，條碼圖像可從 虛擬NAND閃存總線接口 116的引腳I/U-I/07輸入寄存器組103的數(shù)據(jù)寄存器，主控邏輯 模塊101可根據(jù)上述命令從寄存器組103的數(shù)據(jù)寄存器獲取條碼圖像，并傳輸至數(shù)據(jù)存儲 器104。另外，當主控邏輯模塊101從寄存器組103的命令寄存器讀取到處理命令時，可將 數(shù)據(jù)存儲器104中的條碼圖像傳輸至條碼解碼流水線102進行解碼處理。另外，本發(fā)明所揭示的利用上述條碼解碼芯片實現(xiàn)的條碼解碼裝置進一步包括閃 存數(shù)據(jù)控制模塊117、微處理器119、USB(UniverSal Serial BUS，通用串行總線)控制器 118以及USB接口 120，值得注意的是，閃存數(shù)據(jù)控制模塊117、微處理器119以及USB控制 器118可以是獨立的模塊，或是集成的模塊，而USB接口 120通常是便攜式的外置接口。虛擬NAND閃存總線接口 116與閃存數(shù)據(jù)控制模塊117電連接，使得閃存數(shù)據(jù)控制 模塊117將虛擬NAND閃存總線接口 116以及其后的寄存器組103、主控邏輯模塊101、條碼 解碼流水線102、數(shù)據(jù)存儲器104識別為現(xiàn)有的NAND閃存，因此，虛擬NAND閃存總線接口 116以及其后的寄存器組103、主控邏輯模塊101、條碼解碼流水線102、數(shù)據(jù)存儲器104被 虛擬成現(xiàn)有的NAND閃存，由閃存數(shù)據(jù)控制模塊117控制其讀寫操作。
其中，微處理器119分別與閃存數(shù)據(jù)控制模塊117和USB控制器118電連接，用于 協(xié)調(diào)閃存數(shù)據(jù)控制模塊117和USB控制器118的工作狀態(tài)，USB控制器118分別與USB接口 120和閃存數(shù)據(jù)控制模塊117電連接，用于將USB接口 120輸入的符合USB通信協(xié)議的數(shù)據(jù) 轉(zhuǎn)換為存儲數(shù)據(jù)輸入閃存數(shù)據(jù)控制模塊117，以及將閃存數(shù)據(jù)控制模塊117輸出的數(shù)據(jù)轉(zhuǎn) 換為符合USB通信協(xié)議的數(shù)據(jù)，經(jīng)由USB接口 120輸出，從而實現(xiàn)閃存數(shù)據(jù)控制模塊117與 USB接口 120之間的數(shù)據(jù)傳輸。閃存數(shù)據(jù)控制模塊117用于對虛擬NAND閃存總線接口 116 進行訪問及輸入輸出數(shù)據(jù)。通過以上設(shè)置，本發(fā)明所揭示的條碼解碼裝置可通過USB接口 120與任何現(xiàn)有的兼容USB通信協(xié)議的設(shè)備電連接。當條碼圖像從USB接口 120輸入后，經(jīng) 由USB控制器118進行數(shù)據(jù)轉(zhuǎn)換后可送至虛擬NAND閃存總線接口 116，虛擬NAND閃存總線 接口 116將條碼圖像暫存至寄存器組103的數(shù)據(jù)寄存器中，主控邏輯模塊101從數(shù)據(jù)寄存 器中獲取改條碼圖像，并將其存儲至數(shù)據(jù)存儲器104，當主控邏輯模塊101從命令寄存器中 接收到處理命令后，會將數(shù)據(jù)存儲器104中的條碼圖像發(fā)送至條碼解碼流水線102，由條碼 解碼流水線102對該條碼解碼流水線進行解碼運算，并且在運算完成后將運算結(jié)果輸出至 虛擬NAND閃存總線接口 116，閃存數(shù)據(jù)控制模塊117讀取運算結(jié)果并經(jīng)由USB控制器118 轉(zhuǎn)換為符合USB通信協(xié)議的數(shù)據(jù)輸出至USB接口 120，由兼容USB通信協(xié)議的設(shè)備從USB接 口 120獲取運算結(jié)果。圖2是根據(jù)本發(fā)明第二優(yōu)選實施例的基于虛擬接口的條碼解碼芯片及條碼解碼 裝置的電路連接框圖。在圖2中，存儲卡接口 220用于輸入或輸出符合存儲卡通信協(xié)議的 數(shù)據(jù)，閃存數(shù)據(jù)控制模塊217用于對虛擬NAND閃存總線接口 216進行訪問及輸入輸出數(shù) 據(jù)，存儲卡控制器218用于將從存儲卡接口輸入的符合存儲卡通信協(xié)議的數(shù)據(jù)轉(zhuǎn)換為存儲 數(shù)據(jù)輸入閃存數(shù)據(jù)控制模塊217，以及將從閃存數(shù)據(jù)控制模塊217輸出的數(shù)據(jù)轉(zhuǎn)換為符合 存儲卡通信協(xié)議的數(shù)據(jù)，經(jīng)由存儲卡接口 220輸出，值得注意的是，閃存數(shù)據(jù)控制模塊217、 存儲卡控制器218可以是獨立的模塊，或是相互集成的模塊，而存儲卡接口 220通常是便攜 式的外置接口。圖3是根據(jù)本發(fā)明第三優(yōu)選實施例的基于虛擬接口的條碼解碼芯片及條碼解碼 裝置的電路連接框圖。在圖3中，存儲控制器317分別與虛擬NAND閃存總線接口 316和微 處理器318電連接，用于對虛擬NAND閃存總線接口 316進行訪問及輸入輸出數(shù)據(jù)，微處理 器318可通過存儲控制器317訪問本發(fā)明的基于虛擬接口的條碼解碼芯片。存儲控制器 317內(nèi)包括閃存控制模塊、ROM控制模塊、RAM控制模塊等多種存儲控制模塊之一或其組合。 值得注意的是，存儲控制器317和微處理器318可以是獨立的模塊，或是相互集成的模塊。圖4是根據(jù)本發(fā)明第四優(yōu)選實施例的基于虛擬接口的條碼解碼芯片及條碼解碼 裝置的電路連接框圖。在圖4中，微處理器418直接與虛擬NAND閃存總線接口 416電連 接，具體而言，是將虛擬NAND閃存總線接口 416連接到微處理器416總線上，因此微處理器 416可將本發(fā)明的基于虛擬接口的條碼解碼芯片虛擬為NAND閃存，從而透過自帶的指令集 訪問本發(fā)明的基于虛擬接口的條碼解碼芯片。本發(fā)明提供了一種便攜式的條碼解碼方案，用戶只需通過支持讀取NAND閃存的 設(shè)備輸入條碼圖像到基于虛擬接口的條碼解碼芯片中，就可獲取相應(yīng)的解碼結(jié)果，提高了 條碼解碼設(shè)備的便攜性，而且現(xiàn)有的支持讀取NAND閃存的設(shè)備無需進行任何改動即可與 條碼解碼設(shè)備配合使用，增加了條碼解碼設(shè)備的應(yīng)用范圍和使用靈活性，同時由于采用了并行的硬件解碼方式，因而解碼速度比現(xiàn)有的軟件解碼速度更快。由以上所揭示的實施例可知，本發(fā)明所揭示的基于虛擬接口的條碼解碼芯片由 于采用了條碼解碼處理專用的硬件解碼流水線，因此其與現(xiàn)有的軟件解碼相比解碼速度 更快；另外，純硬件結(jié)構(gòu)的條碼解碼處理流水線不會被反向工程所破解，安全性能很高；并 且，將條碼解碼芯片集成于支持讀取NAND閃存的接口上，使得可實現(xiàn)從支持讀取NAND閃存 的接口輸入條碼圖像，即時解碼，實現(xiàn)了條碼解碼設(shè)備的小型化、便攜化及即插即用功能。以上參照

了本發(fā)明的各種優(yōu)選實施例，但是只要不背離本發(fā)明的實質(zhì)和 范圍，本領(lǐng)域的技術(shù)人員可以對其進行各種形式上的修改和變更，都屬于本發(fā)明的保護范 圍。
權(quán)利要求
一種基于虛擬接口的條碼解碼芯片，其特征在于，包括數(shù)據(jù)存儲器，用于存儲條碼圖像；寄存器組，包括命令寄存器和數(shù)據(jù)寄存器，所述命令寄存器用于暫存命令，所述數(shù)據(jù)寄存器用于暫存數(shù)據(jù)；條碼解碼流水線，用于處理所述條碼圖像；主控邏輯模塊，從所述命令寄存器獲取處理命令，根據(jù)所述處理命令將所述數(shù)據(jù)存儲器中存儲的所述條碼圖像傳輸至所述條碼解碼流水線進行解碼；虛擬NAND閃存總線接口，與所述寄存器組電連接，用于傳輸符合NAND閃存接口標準的數(shù)據(jù)。
2.根據(jù)權(quán)利要求1所述的條碼解碼芯片，其特征在于，所述條碼解碼芯片進一步包括 配置存儲器，所述配置存儲器與所述寄存器組電連接，用于存儲所述條碼解碼流水線工作 時的運算參數(shù)以及查表數(shù)據(jù)，所述條碼解碼流水線通過所述主控邏輯模塊以及所述寄存器 組從所述配置存儲器獲取所述運算參數(shù)以及所述查表數(shù)據(jù)。
3.根據(jù)權(quán)利要求1所述的條碼解碼芯片，其特征在于，所述條碼解碼芯片進一步包括 配置存儲器，所述配置存儲器設(shè)置在所述條碼解碼流水線內(nèi)部，用于存儲所述條碼解碼流 水線工作時的運算參數(shù)以及查表數(shù)據(jù)。
4.根據(jù)權(quán)利要求1所述的條碼解碼芯片，其特征在于，所述條碼解碼芯片包括由硬件 邏輯實現(xiàn)的多個所述條碼解碼流水線，所述多個條碼解碼流水線對所述條碼圖像進行并行 處理。
5.根據(jù)權(quán)利要求1所述的條碼解碼芯片，其特征在于，所述虛擬NAND閃存總線接口包 括基本輸入輸出引腳、命令鎖存使能引腳、地址鎖存使能引腳、片選引腳、寫使能引腳以及 讀使能引腳。
6.一種包括權(quán)利要求1-5任一項所述的條碼解碼芯片的條碼解碼裝置，其特征在于， 包括USB接口，用于輸入或輸出符合USB通信協(xié)議的數(shù)據(jù)；閃存數(shù)據(jù)控制模塊，用于對所述虛擬NAND閃存總線接口進行訪問及輸入輸出數(shù)據(jù)； USB控制器，用于將從所述USB接口輸入的所述符合USB通信協(xié)議的數(shù)據(jù)轉(zhuǎn)換為存儲數(shù) 據(jù)輸入所述閃存數(shù)據(jù)控制模塊117，以及將從所述閃存數(shù)據(jù)控制模塊輸出的數(shù)據(jù)轉(zhuǎn)換為符 合所述USB通信協(xié)議的數(shù)據(jù)，經(jīng)由所述USB接口輸出；微處理器，用于協(xié)調(diào)所述閃存數(shù)據(jù)控制模塊和所述USB控制器的工作狀態(tài)。
7.一種包括權(quán)利要求1-5任一項所述的條碼解碼芯片的條碼解碼裝置，其特征在于， 包括存儲卡接口，用于輸入或輸出符合存儲卡通信協(xié)議的數(shù)據(jù)； 閃存數(shù)據(jù)控制模塊，用于對所述虛擬NAND閃存總線接口進行訪問及輸入輸出數(shù)據(jù)； 存儲卡控制器，用于將從所述存儲卡接口輸入的符合存儲卡通信協(xié)議的數(shù)據(jù)轉(zhuǎn)換為存 儲數(shù)據(jù)輸入所述閃存數(shù)據(jù)控制模塊，以及將從所述閃存數(shù)據(jù)控制模塊輸出的數(shù)據(jù)轉(zhuǎn)換為符 合存儲卡通信協(xié)議的數(shù)據(jù)，經(jīng)由所述存儲卡接口輸出。
8.一種包括權(quán)利要求1-5任一項所述的條碼解碼芯片的條碼解碼裝置，其特征在于， 包括存儲控制器，用于對所述虛擬NAND閃存總線接口進行訪問及輸入輸出數(shù)據(jù)； 微處理器，通過所述存儲控制器訪問所述基于虛擬接口的條碼解碼芯片。
9. 一種包括權(quán)利要求1-5任一項所述的條碼解碼芯片的條碼解碼裝置，其特征在于， 包括微處理器，與所述虛擬NAND閃存總線接口電連接，透過自帶的指令集訪問所述條碼解 碼芯片。
全文摘要
本發(fā)明提供一種基于虛擬接口的條碼解碼芯片及條碼解碼裝置，包括數(shù)據(jù)存儲器，用于存儲條碼圖像；寄存器組，包括命令寄存器和數(shù)據(jù)寄存器，命令寄存器用于暫存命令，數(shù)據(jù)寄存器用于暫存數(shù)據(jù)；條碼解碼流水線，用于處理條碼圖像；主控邏輯模塊，從命令寄存器獲取處理命令，根據(jù)處理命令將數(shù)據(jù)存儲器中存儲的條碼圖像傳輸至條碼解碼流水線進行解碼；虛擬NAND閃存總線接口，與寄存器組電連接，用于傳輸符合NAND閃存接口標準的數(shù)據(jù)。透過以上設(shè)置，本發(fā)明提供了一種基于虛擬接口的條碼解碼芯片及條碼解碼裝置，實現(xiàn)了條碼解碼設(shè)備的小型化、便攜化及即插即用功能。
文檔編號G06K7/10GK101882208SQ20101018897
公開日2010年11月10日 申請日期2010年6月1日 優(yōu)先權(quán)日2010年6月1日
發(fā)明者張義錦, 林建華, 蔡強, 陳永長 申請人:福建新大陸電腦股份有限公司