專利名稱：一種集成條碼解碼芯片的片上系統(tǒng)的制作方法
一種集成條碼解碼芯片的片上系統(tǒng)
技術(shù)領(lǐng)域：
本發(fā)明屬于條碼技術(shù)領(lǐng)域，特別地，涉及一種集成條碼解碼芯片的片上系統(tǒng)。背景技術(shù)：
條碼技術(shù)是在計(jì)算機(jī)技術(shù)與信息技術(shù)基礎(chǔ)上發(fā)展起來的一門集編碼、印刷、識別、 數(shù)據(jù)采集和處理于一身的新興技術(shù)。條碼技術(shù)由于其識別快速、準(zhǔn)確、可靠以及成本低等優(yōu) 點(diǎn)，被廣泛應(yīng)用于商業(yè)、圖書管理、倉儲、郵電、交通和工業(yè)控制等領(lǐng)域，并且勢必在逐漸興 起的“物聯(lián)網(wǎng)”應(yīng)用中發(fā)揮重大的作用。目前被廣泛使用的條碼包括一維條碼及二維條碼。一維條碼又稱線形條碼，是由 平行排列的多個“條”和“空”單元組成，條形碼信息靠條和空的不同寬度和位置來表達(dá)。一 維條碼只是在一個方向(一般是水平方向)表達(dá)信息，而在垂直方向則不表達(dá)任何信息，因 此信息容量及空間利用率較低，并且在條碼損壞后即無法識別。二維條碼是由按一定規(guī)律在二維方向上分布的黑白相間的特定幾何圖形組成，其 可以在二維方向上表達(dá)信息，因此信息容量及空間利用率較高，并具有一定的校驗(yàn)功能。二 維條碼可以分為堆疊式二維條碼和矩陣式二維條碼。堆疊式二維條碼是由多行短截的一 維條碼堆疊而成，代表性的堆疊式二維條碼包括PDF417、Code 49、Code 16K等。矩陣式 二維條碼是由按預(yù)定規(guī)則分布于矩陣中的黑、白模塊組成，代表性的矩陣式二維條碼包括 Codeone、Aztec、Data Matrix、OR 石馬等。通常來說，條碼識別的實(shí)現(xiàn)方式為，通過光學(xué)圖像傳感陣列獲取條碼圖像，利用處 理器對條碼圖像進(jìn)行圖像處理，以獲取碼字，根據(jù)一定編碼規(guī)律對所獲取的碼字進(jìn)行解碼， 以獲取條碼中所隱含的信息?，F(xiàn)有的條碼解碼處理一般是利用軟件解碼的方式實(shí)現(xiàn)，需要在處理器中寫入實(shí)現(xiàn) 解碼算法的一系列軟件程序，軟件程序容易被反向工程所破解；由于單個處理器只能同時 針對一種特定類型的條碼格式進(jìn)行解碼處理，因此解碼速度較慢，不能處理多種格式類型 的條碼；再者，由于實(shí)現(xiàn)條碼解碼的軟件算法較為復(fù)雜，因此所采用的處理器一般而言為高 端的處理器(如32位處理器)，由于高端的處理器價格較為昂貴，因此造成成本升高?！愣?，若普通設(shè)備需要集成條碼解碼功能，需要使用人工布線的方式將 條碼識別設(shè)備與現(xiàn)有的處理器通過各種通信協(xié)議相連，如使用I2C(Inter-Integrated Circuit,內(nèi)部集成電路)總線將條碼識別設(shè)備與處理器互連，如此一來，會極大地拖慢研 發(fā)進(jìn)度，加大研發(fā)人員負(fù)擔(dān)。因此，針對現(xiàn)有技術(shù)存在的以上不足，亟需提供一種條碼解碼方案，能夠?qū)l碼解 碼芯片與處理器系統(tǒng)進(jìn)行集成，使得處理器可迅速訪問條碼解碼芯片，從而減輕研發(fā)人員 負(fù)擔(dān)，更具有使用方便、解碼速度更快、成本更低的優(yōu)點(diǎn)。

發(fā)明內(nèi)容為了克服現(xiàn)有技術(shù)存在的成本增加、布線困難、解碼流程容易被破解、解碼速度較慢等缺點(diǎn)，本發(fā)明提供了一種基于條碼解碼芯片的總線式解碼裝置，以克服上述問題。本發(fā)明提供一種集成條碼解碼芯片的片上系統(tǒng)，其特征在于，包括條碼解碼芯 片，用于對輸入的條碼圖像進(jìn)行解碼；處理器系統(tǒng)，用于為片上系統(tǒng)提供控制功能；條碼解 碼芯片包括寄存器組，包括命令寄存器和數(shù)據(jù)寄存器，命令寄存器用于暫存命令，數(shù)據(jù)寄 存器用于暫存數(shù)據(jù)；條碼解碼流水線，用于處理?xiàng)l碼圖像；主控邏輯模塊，從命令寄存器獲 取處理命令，根據(jù)處理命令將條碼圖像傳輸至條碼解碼流水線進(jìn)行解碼；總線接口，條碼解 碼芯片通過總線接口與處理器系統(tǒng)電連接。根據(jù)本發(fā)明之一優(yōu)選實(shí)施例，總線接口包括基本輸入輸出引腳、命令鎖存使能引 腳、地址鎖存使能引腳、片選引腳、寫使能引腳以及讀使能引腳。根據(jù)本發(fā)明之一優(yōu)選實(shí)施例，處理器系統(tǒng)包括總線，提供數(shù)據(jù)或控制命令傳輸通 道；處理器，透過總線控制條碼解碼芯片；外設(shè)單元，用于控制外部連接模塊，處理器透過 總線控制外設(shè)單元。根據(jù)本發(fā)明之一優(yōu)選實(shí)施例，外設(shè)單元包括三態(tài)總線控制器、SDRAM控制器、打 印機(jī)控制器、顯示控制器、定時器、存儲卡控制器、網(wǎng)絡(luò)控制器、無線控制器、串行總線控制 器、磁卡/IC卡控制器、中斷控制器中的一者或任意組合。根據(jù)本發(fā)明之一優(yōu)選實(shí)施例，條碼解碼芯片進(jìn)一步包括數(shù)據(jù)存儲器，用于存儲條 碼圖像；根據(jù)本發(fā)明之一優(yōu)選實(shí)施例，總線接口從總線接收外部條碼圖像至數(shù)據(jù)寄存器， 主控邏輯模塊根據(jù)命令將外部條碼圖像傳輸至數(shù)據(jù)存儲器。根據(jù)本發(fā)明之一優(yōu)選實(shí)施例，條碼解碼芯片進(jìn)一步包括配置存儲器，配置存儲器 與寄存器組電連接，用于存儲條碼解碼流水線工作時的運(yùn)算參數(shù)以及查表數(shù)據(jù)，條碼解碼 流水線通過主控邏輯模塊以及寄存器組從配置存儲器獲取運(yùn)算參數(shù)以及查表數(shù)據(jù)。根據(jù)本發(fā)明之一優(yōu)選實(shí)施例，條碼解碼芯片進(jìn)一步包括配置存儲器，所述配置存 儲器設(shè)置在所述條碼解碼流水線內(nèi)部，用于存儲所述條碼解碼流水線工作時的運(yùn)算參數(shù)以 及查表數(shù)據(jù)。根據(jù)本發(fā)明之一優(yōu)選實(shí)施例，條碼解碼芯片包括由硬件邏輯實(shí)現(xiàn)的多個條碼解碼 流水線，多個條碼解碼流水線對條碼圖像進(jìn)行并行處理。根據(jù)本發(fā)明之一優(yōu)選實(shí)施例，條碼解碼芯片進(jìn)一步包括用于獲取條碼圖像的光學(xué) 圖像傳感陣列。根據(jù)本發(fā)明之一優(yōu)選實(shí)施例，條碼解碼芯片進(jìn)一步包括曝光控制模塊，曝光控制 模塊根據(jù)光學(xué)圖像傳感陣列的工作狀態(tài)產(chǎn)生處理命令暫存至命令寄存器中。因此，本發(fā)明所揭示的集成條碼解碼芯片的片上系統(tǒng)能夠?qū)l碼解碼芯片連接于 普通處理器的總線上，使得普通處理器可利用自帶指令集迅速訪問條碼解碼芯片，從而減 輕研發(fā)人員負(fù)擔(dān)，更具有使用方便、解碼速度更快、成本更低的優(yōu)點(diǎn)。

圖1是根據(jù)本發(fā)明第一實(shí)施例的集成條碼解碼芯片的片上系統(tǒng)的電路連接框圖。圖2是根據(jù)本發(fā)明第二實(shí)施例的集成條碼解碼芯片的片上系統(tǒng)的電路連接框圖。圖3是根據(jù)本發(fā)明第三實(shí)施例的條碼解碼芯片的電路連接框圖。
圖4是根據(jù)本發(fā)明第四實(shí)施例的集成條碼解碼芯片的片上系統(tǒng)的電路連接框圖。
具體實(shí)施方式有關(guān)本發(fā)明的特征及技術(shù)內(nèi)容，請參考以下的詳細(xì)說明與附圖，附圖僅提供參考 與說明，并非用來對本發(fā)明加以限制。圖1是根據(jù)本發(fā)明第一實(shí)施例的集成條碼解碼芯片的片上系統(tǒng)的電路連接框圖。 如圖1所示，該集成條碼解碼芯片的片上系統(tǒng)包括總線接口 109、寄存器組103、主控邏輯模 塊101、條碼解碼流水線102、光學(xué)圖像傳感陣列105、處理器系統(tǒng)117以及數(shù)據(jù)存儲器104， 其中，總線接口 109、寄存器組103、主控邏輯模塊101、條碼解碼流水線102、光學(xué)圖像傳感 陣列105以及數(shù)據(jù)存儲器104組成條碼解碼芯片100。在上述條碼解碼芯片100中，條碼解碼流水線102包括PDF417條碼解碼流水線、 一維條碼解碼流水線以及RSS (Reduced Space Symbology縮小空間碼)條碼解碼流水線， 不同類型的條碼解碼流水線用于處理不同條碼格式的條碼圖像，其利用硬件邏輯實(shí)現(xiàn)。光學(xué)圖像傳感陣列105可以是習(xí)知的CCD (Charge Coupled Device電荷藕合器件 圖像傳感器)或CMOS (Complementary Metal OxideSemiconductor互補(bǔ)金屬氧化物半導(dǎo) 體)光學(xué)圖像傳感陣列，用于獲取條碼圖像，并將所獲取的條碼圖像傳輸?shù)綌?shù)據(jù)存儲器104 中。數(shù)據(jù)存儲器104用于存儲由光學(xué)圖像傳感陣列105獲取的條碼圖像，其具體可利 用RAM (random access memory隨機(jī)存取存儲器)來實(shí)現(xiàn)。主控邏輯模塊101可根據(jù)特定命令觸發(fā)特定事件，可以通過觸發(fā)與主控邏輯模塊 101電連接的設(shè)置開關(guān)107或從總線接口 109獲取總線命令來選取所需的控制狀態(tài)，如從數(shù) 據(jù)存儲器104獲取條碼圖像，將其傳輸至條碼解碼流水線102等。本發(fā)明所揭示的主控邏 輯模塊101不具備運(yùn)算功能，而是僅根據(jù)一定條件觸發(fā)相應(yīng)事件，具體可利用習(xí)知的狀態(tài) 機(jī)實(shí)現(xiàn)。條碼解碼芯片100可通過總線接口 109與處理器系統(tǒng)117電連接，具體而言，可將 總線接口 109連接于處理器系統(tǒng)117的總線112 (將會在下文作詳細(xì)介紹)?？偩€接口 109與主控邏輯模塊101之間設(shè)置有寄存器組103，寄存器組103包括一 系列自定義的寄存器，包括狀態(tài)寄存器、數(shù)據(jù)寄存器以及命令寄存器等，狀態(tài)寄存器用于顯 示主控邏輯模塊101的工作狀態(tài)，數(shù)據(jù)寄存器用于暫存數(shù)據(jù)，命令寄存器用于暫存命令，主 控邏輯模塊101可從數(shù)據(jù)寄存器讀取數(shù)據(jù)，從命令寄存器讀取命令，并且根據(jù)特定命令作 出特定動作，其中也可以從總線接口 109輸入命令(即總線命令)。寄存器組103與主控邏 輯模塊101將條碼解碼流水線102與外部電路隔離，可方便以后對條碼解碼流水線102進(jìn) 行升級(如增加更多可處理其他格式類型的條碼解碼流水線)。當(dāng)光學(xué)圖像傳感陣列105獲得條碼圖像后，該條碼圖像會存儲到數(shù)據(jù)存儲器104 中，主控邏輯模塊101在命令寄存器中接收到處理命令后會將條碼圖像從數(shù)據(jù)存儲器104 傳輸至條碼解碼流水線102中，由條碼解碼流水線102對該條碼圖像進(jìn)行圖像預(yù)處理、灰度 提取、二值化、碼字讀取、譯碼處理等一系列的條碼解碼處理操作。另外，條碼圖像也可以通過總線接口 109輸入至寄存器組103的數(shù)據(jù)寄存器中，主 控邏輯模塊102可從數(shù)據(jù)寄存器獲取條碼圖像，并將其保存至數(shù)據(jù)存儲器104，當(dāng)主控邏輯模塊102從寄存器組103的命令寄存器讀取到處理命令時，可將數(shù)據(jù)存儲器104中的外部 條碼圖像傳輸至條碼解碼流水線102進(jìn)行處理，條碼解碼流水線102可對該條碼圖像進(jìn)行 圖像預(yù)處理、灰度提取、二值化、碼字讀取、譯碼處理等一系列的條碼解碼處理操作。值得注意的是，由于條碼解碼流水線102包括PDF417條碼解碼流水線、一維條碼 解碼流水線以及RSS條碼解碼流水線等多種針對不同條碼類型的條碼解碼流水線。因此， 在獲取條碼圖像后，例如是一維條碼，那么該一維條碼圖像會同時傳輸至以上三種條碼解 碼流水線中進(jìn)行并行處理，而由與其格式相容的一維條碼解碼流水線輸出該條碼圖像的正 確條碼信息。當(dāng)然，也可以根據(jù)需要設(shè)置一種或者其他多種格式的條碼解碼流水線。由于與一維條碼圖像格式不相容，PDF417條碼解碼流水線和RSS條碼解碼流水線 在接收到該一維條碼圖像后無法進(jìn)行相應(yīng)處理，并無法輸出正確的條碼信息。同樣地，條碼 解碼流水線102也可對PDF417條碼圖像、RSS條碼圖像進(jìn)行上述處理。當(dāng)然，主控邏輯模塊 102也可根據(jù)用戶的選擇僅控制多個條碼流水線中的一個條碼流水線對輸入條碼圖像進(jìn)行 處理。另外，若從光學(xué)圖像傳感陣列105或總線接口 109先后獲取三張條碼圖像A、B、 C至數(shù)據(jù)存儲器104，三張條碼圖像A、B、C分別對應(yīng)三種不同類型的條碼格式PDF417條 碼、RSS條碼以及一維條碼，那么該三張條碼圖像可按獲取的先后次序從數(shù)據(jù)存儲器104提 供至條碼解碼流水線102，同一時間下，PDF417條碼解碼流水線、一維條碼解碼流水線以及 RSS條碼解碼流水線會首先并行處理?xiàng)l碼圖像A，結(jié)果是PDF417條碼解碼流水線會對條碼 圖像A作相應(yīng)處理，并輸出正確條碼信息，其他兩個條碼解碼流水線則無法對條碼圖像A進(jìn) 行處理。如果在PDF417條碼解碼流水線對條碼圖像A的處理過程中，一維條碼解碼流水線 以及RSS條碼解碼流水線已確認(rèn)無法處理A，則會嘗試處理下一張條碼圖像B，其中RSS條 碼解碼流水線會對條碼圖像B進(jìn)行處理，并輸出正確條碼信息。如果在PDF417條碼解碼 流水線和RSS條碼解碼流水線分別對條碼圖像A、B進(jìn)行處理的過程中，一維條碼解碼流水 線已確認(rèn)無法處理?xiàng)l碼圖像B，則會繼續(xù)嘗試對下一條碼圖像C進(jìn)行處理，并且由于格式對 應(yīng)，一維條碼解碼流水線可對C進(jìn)行處理，并輸出正確條碼信息。由于不用等待第一張條碼圖像處理完成就可以處理第二張條碼圖像，并且不用等 待第二張條碼圖像處理完成就可以處理第三條碼張圖像，因此以上并行的條碼圖像處理方 式可極大地提高處理不同類型的條碼圖像的速度。條碼解碼流水線102輸出的條碼信息可由主控邏輯模塊101存儲至數(shù)據(jù)存儲器 104，并在需要輸出時在從數(shù)據(jù)存儲器104存儲至數(shù)據(jù)寄存器。當(dāng)然，條碼解碼流水線102 輸出的條碼信息可由主控邏輯模塊101直接存儲至數(shù)據(jù)寄存器。存儲至數(shù)據(jù)寄存器的條碼 信息可經(jīng)總線接口 109傳輸至總線112。值得注意的是，以上條碼解碼流水線102的工作方式適用于本發(fā)明的任一實(shí)施 例。在本發(fā)明的上述實(shí)施例，由于使用了并行式條碼解碼處理的條碼解碼流水線102， 因此解碼速度可比習(xí)知的軟件解碼速度要快。圖2是根據(jù)本發(fā)明第二實(shí)施例的集成條碼解碼芯片的片上系統(tǒng)的電路連接框圖。 圖2中所繪示的三態(tài)總線控制器301、SDRAM控制器302、打印機(jī)控制器303、顯示控制器 304、定時器311、存儲卡控制器312、以太網(wǎng)控制器313、無線控制器314、串行總線控制器305、磁卡/IC卡控制器306、中斷控制器308、總線112以及處理器310可組成圖1中所介 紹的處理器系統(tǒng)117。其中三態(tài)總線控制器301、SDRAM控制器302、打印機(jī)控制器303、顯 示控制器304、定時器311、存儲卡控制器312、網(wǎng)絡(luò)控制器313、無線控制器314、串行總線 控制器305、磁卡/IC卡控制器306、中斷控制器308為外設(shè)單元，外設(shè)單元可控制外部連 接模塊，如打印機(jī)、顯示器、磁卡、IC卡、存儲卡、USB設(shè)備、網(wǎng)絡(luò)接口、無線通訊設(shè)備等等， 總線112可提供數(shù)據(jù)或控制命令傳輸通道，處理器310可通過總線112控制外設(shè)單元。存 儲卡包括 CF (Compact Flash)卡、MMC 卡(MultiMedia Card)、SD 卡(SecureDigital)、 Micro SD卡、Min SD卡以及SM(Smart Media)卡等。網(wǎng)絡(luò)接口包括以太網(wǎng)接口、局域網(wǎng)接 口、無線網(wǎng)接口等。無線通訊設(shè)備包括GSM、CDMA、WIFI、藍(lán)牙設(shè)備等。串行總線接口可連 接于 UART (UniversalAsynchronous Receiver/Transmitter,通用異步接收 / 發(fā)送裝置)、 USB (Universal Serial BUS，通用串行總線)、SPI (Serial Peripheral interface，串行外 圍設(shè)備接口)、I2Canter-Integrated Circuit，內(nèi)部集成電路)等串行總線中的一者。本 發(fā)明并不對其作具體限定。處理器310透過總線112訪問三態(tài)總線控制器301、SDRAM控制器302、打印機(jī)控制 器303、顯示控制器304、定時器311、存儲卡控制器312、網(wǎng)絡(luò)控制器313、無線控制器314、 串行總線控制器305、磁卡/IC卡控制器306、中斷控制器308等外設(shè)單元，其中，三態(tài)總線 控制器301、SDRAM控制器、打印機(jī)控制器303、顯示控制器304、定時器311、存儲卡控制器 312、網(wǎng)絡(luò)控制器313、無線控制器314、串行總線控制器305、磁卡/IC卡控制器306、中斷控 制器308作為處理器310的外設(shè)單元，被映射至一固定的內(nèi)存地址，可由處理器310自帶的 指令集進(jìn)行訪問該內(nèi)存地址以控制外設(shè)單元。值得注意的是，三態(tài)總線控制器301、SDRAM控制器302、打印機(jī)控制器303、顯示控 制器304、定時器311、存儲卡控制器312、網(wǎng)絡(luò)控制器313、無線控制器314、串行總線控制器 305、磁卡/IC卡控制器306、中斷控制器308并不為處理器系統(tǒng)117所必須，本領(lǐng)域技術(shù)人 員可根據(jù)實(shí)際需要選用或者作出相應(yīng)增刪，本發(fā)明對此并不限定。圖2中更示出了條碼解碼芯片100，其中該條碼解碼芯片100在圖1中已經(jīng)得到詳 細(xì)介紹，條碼解碼芯片100可以通過總線接口 109連接至處理器系統(tǒng)117的總線112上，因 此條碼解碼芯片100也可被映射至一固定的內(nèi)存地址，由處理器310自帶的指令集訪問該 內(nèi)存地址以控制條碼解碼芯片100。處理器系統(tǒng)117主要用于為片上系統(tǒng)提供一定的控制功能，例如通過打印機(jī)控制 器303控制打印機(jī)，利用串行總線控制器305與其他處理器通訊，從中斷控制器308獲取 中斷信號從而響應(yīng)該中斷信號作出特定動作，以及利用顯示控制器304控制外部顯示單元 等。另外，本實(shí)施例的處理器系統(tǒng)還可以為條碼解碼過程提供部分輔助運(yùn)算。在優(yōu)選實(shí)施例中，圖1中所揭示的總線接口 109總線接口 309包括以下引腳1/ O。-I/O7、CLE、ALE、CS、to、RE，其中各引腳的功能如下表1. 1所介紹表 1. 1 一般而言，當(dāng)引腳ALE有效時，總線接口 109從引腳I/O。 1/07接收到地址數(shù)據(jù)， 當(dāng)引腳CLE有效時，總線接口 109從引腳I/O。 1/07接收到命令，并且將該命令暫存至寄 存器組103的命令寄存器中，在WE引腳有效時，外部條碼圖像可從總線接口 109的引腳I/ 0Q-I/07輸入寄存器組103的數(shù)據(jù)寄存器，主控邏輯模塊101可根據(jù)上述命令從寄存器組 103的數(shù)據(jù)寄存器獲取外部條碼圖像，并傳輸至數(shù)據(jù)存儲器104。另外，當(dāng)主控邏輯模塊101 從寄存器組103的命令寄存器讀取到處理命令時，可將數(shù)據(jù)存儲器104中的條碼圖像傳輸 至條碼解碼流水線102進(jìn)行解碼處理。本發(fā)明的總線接口 109可以與處理器系統(tǒng)117的總線112兼容，極大地方便了開
發(fā)流程。本實(shí)施例所揭示的集成條碼解碼芯片的片上系統(tǒng)通過總線接口將處理器系統(tǒng)與 條碼解碼芯片高度集成，因此研發(fā)人員不用進(jìn)行人工布線，提高了研發(fā)效率，并且極大地縮 小了設(shè)備體積。此外，該集成條碼解碼芯片的片上系統(tǒng)由于采用了條碼解碼處理專用的硬 件解碼流水線，因此其與習(xí)知的軟件解碼相比解碼速度更快；另外，純硬件結(jié)構(gòu)的條碼解碼 流水線不會被反向工程所破解，安全性能很高，解碼速度更快、成本更低、并能夠處理多種 不同編碼類型的條碼圖像的功能。圖3是根據(jù)本發(fā)明第三實(shí)施例的條碼解碼芯片的電路連接框圖。其與圖1所示的 實(shí)施方式基本相同，同樣包括總線接口 211、寄存器組203、主控邏輯模塊201、條碼解碼流水線202、數(shù)據(jù)存儲器204以及光學(xué)圖像傳感陣列205。改進(jìn)在于，圖2的實(shí)施例中采用了曝 光控制模塊208，曝光控制模塊208通過I2C(Inter-Integrated Circuit,內(nèi)部集成電路) 總線控制光學(xué)圖像傳感陣列205的工作狀態(tài)。此外，曝光控制模塊208會根據(jù)光學(xué)圖像傳感陣列205的工作狀態(tài)放置處理命令 到寄存器組203的命令寄存器中，主控邏輯模塊201從寄存器組203的命令寄存器中獲取 處理命令后，控制條碼解碼流水線202對光學(xué)圖像傳感陣列205所獲得條碼圖像進(jìn)行解碼。另外，主控邏輯模塊201可通過總線接口 211獲取總線命令，并將其存儲在寄存器 組203的命令寄存器中，曝光控制模塊208可獲取該總線命令，從而控制光學(xué)圖像傳感陣列 205的工作狀態(tài)。圖3進(jìn)一步示出了掃描開關(guān)206，可通過啟動掃描開關(guān)206向主控邏輯模塊201發(fā) 送掃描命令，主控邏輯模塊201將掃描命令暫存至命令寄存器，曝光控制模塊208從命令寄 存器獲取掃描命令后啟動光學(xué)圖像傳感陣列205進(jìn)行拍攝。光學(xué)圖像傳感陣列205的分辨率可選用752X480或是640X480 (本發(fā)明并不對 此作限定)，其可通過總線命令或設(shè)置開關(guān)207選擇不同的分辨率，例如，通過設(shè)置開關(guān)207 發(fā)送設(shè)置命令至主控邏輯模塊101，主控邏輯模塊201將設(shè)置命令暫存至命令寄存器，曝光 控制模塊208從命令寄存器獲取設(shè)置命令以設(shè)置光學(xué)圖像傳感陣列205的分辨率。值得注 意的是，設(shè)置開關(guān)207除了具有第一實(shí)施例中所描述的觸發(fā)主控邏輯模塊201將條碼圖像 從數(shù)據(jù)存儲器204傳輸?shù)綏l碼解碼流水線202的作用外，還具有設(shè)置光學(xué)圖像傳感陣列205 的分辨率的功能。值得注意的是，設(shè)置開關(guān)207和掃描開關(guān)206可根據(jù)實(shí)際需要設(shè)置，必要時可以省 略。另外，配置存儲器212與寄存器組203電連接，用于存儲條碼解碼流水線202工 作時的運(yùn)算參數(shù)以及查表數(shù)據(jù)(如譯碼運(yùn)算所需的碼表)，條碼解碼流水線202可通過主 控邏輯模塊201以及寄存器組203從配置存儲器212獲取以上數(shù)據(jù)，其必須能夠保證在 斷電的情況下不會丟失數(shù)據(jù)，可用習(xí)知的EEPROM(ElectricalIy Erasable Programmable Read-Only Memory,電可擦可編程只讀存儲器)來實(shí)現(xiàn)，在一些情況下，配置存儲器212可 直接設(shè)置在條碼解碼流水線202中。值得注意的是，配置存儲器212可設(shè)置在本發(fā)明所述的任一實(shí)施例中。圖4是根據(jù)本發(fā)明第四實(shí)施例的集成條碼解碼芯片的片上系統(tǒng)的電路連接框圖。 本實(shí)施例與圖1所示的第一實(shí)施例的區(qū)別在于，本實(shí)施例的條碼解碼芯片中未設(shè)置光學(xué)傳 感陣列。條碼圖像由處理器系統(tǒng)從總線接口輸入。以上參照

了本發(fā)明的各種優(yōu)選實(shí)施例，但是只要不背離本發(fā)明的實(shí)質(zhì)和 范圍，本領(lǐng)域的技術(shù)人員可以對其進(jìn)行各種形式上的修改和變更，都屬于本發(fā)明的保護(hù)范圍。
權(quán)利要求
一種集成條碼解碼芯片的片上系統(tǒng)，其特征在于，包括條碼解碼芯片，用于對輸入的條碼圖像進(jìn)行解碼；處理器系統(tǒng)，用于為所述片上系統(tǒng)提供控制功能；所述條碼解碼芯片包括寄存器組，包括命令寄存器和數(shù)據(jù)寄存器，所述命令寄存器用于暫存命令，所述數(shù)據(jù)寄存器用于暫存數(shù)據(jù)；條碼解碼流水線，用于處理所述條碼圖像；主控邏輯模塊，從所述命令寄存器獲取處理命令，根據(jù)所述處理命令將所述條碼圖像傳輸至所述條碼解碼流水線進(jìn)行解碼?？偩€接口，所述條碼解碼芯片通過所述總線接口與所述處理器系統(tǒng)電連接。
2.根據(jù)權(quán)利要求1所述的基于條碼解碼芯片的總線式解碼裝置，其特征在于，所述總 線接口包括基本輸入輸出引腳、命令鎖存使能引腳、地址鎖存使能引腳、片選引腳、寫使能 引腳以及讀使能引腳。
3.根據(jù)權(quán)利要求1所述的集成條碼解碼芯片的片上系統(tǒng)，其特征在于，所述處理器系 統(tǒng)包括總線，提供數(shù)據(jù)或控制命令傳輸通道；處理器，透過所述總線控制所述條碼解碼芯片；外設(shè)單元，用于控制外部連接模塊，所述處理器透過所述總線控制所述外設(shè)單元。
4.根據(jù)權(quán)利要求3所述的集成條碼解碼芯片的片上系統(tǒng)，其特征在于，所述外設(shè)單元 包括三態(tài)總線控制器、SDRAM控制器、打印機(jī)控制器、顯示控制器、定時器、存儲卡控制器、 網(wǎng)絡(luò)控制器、無線控制器、串行總線控制器、磁卡/IC卡控制器、中斷控制器中的一者或任思組合。
5.根據(jù)權(quán)利要求1所述的集成條碼解碼芯片的片上系統(tǒng)，其特征在于，所述條碼解碼 芯片進(jìn)一步包括數(shù)據(jù)存儲器，用于存儲所述條碼圖像。
6.根據(jù)權(quán)利要求5所述的集成條碼解碼芯片的片上系統(tǒng)，其特征在于，所述總線接口 從所述總線接收外部條碼圖像至所述數(shù)據(jù)寄存器，所述主控邏輯模塊根據(jù)所述命令將所述 外部條碼圖像傳輸至所述數(shù)據(jù)存儲器。
7.根據(jù)權(quán)利要求1所述的集成條碼解碼芯片的片上系統(tǒng)，其特征在于，所述條碼解碼 芯片進(jìn)一步包括配置存儲器，所述配置存儲器與所述寄存器組電連接，用于存儲所述條碼 解碼流水線工作時的運(yùn)算參數(shù)以及查表數(shù)據(jù)，所述條碼解碼流水線通過所述主控邏輯模塊 以及所述寄存器組從所述配置存儲器獲取所述運(yùn)算參數(shù)以及所述查表數(shù)據(jù)。
8.根據(jù)權(quán)利要求1所述的集成條碼解碼芯片的片上系統(tǒng)，其特征在于，所述條碼解碼 芯片進(jìn)一步包括配置存儲器，所述配置存儲器設(shè)置在所述條碼解碼流水線內(nèi)部，用于存儲 所述條碼解碼流水線工作時的運(yùn)算參數(shù)以及查表數(shù)據(jù)。
9.根據(jù)權(quán)利要求1所述的集成條碼解碼芯片的片上系統(tǒng)，其特征在于，所述條碼解碼 芯片包括由硬件邏輯實(shí)現(xiàn)的多個所述條碼解碼流水線，所述多個條碼解碼流水線對所述條 碼圖像進(jìn)行并行處理。
10.根據(jù)權(quán)利要求1所述的集成條碼解碼芯片的片上系統(tǒng)，其特征在于，所述條碼解碼芯片進(jìn)一步包括用于獲取所述條碼圖像的光學(xué)圖像傳感陣列。
11.根據(jù)權(quán)利要求10所述的集成條碼解碼芯片的片上系統(tǒng)，其特征在于，所述條碼解 碼芯片進(jìn)一步包括曝光控制模塊，所述曝光控制模塊根據(jù)所述光學(xué)圖像傳感陣列的工作狀 態(tài)產(chǎn)生所述處理命令暫存至所述命令寄存器中。
全文摘要
本發(fā)明提供一種集成條碼解碼芯片的片上系統(tǒng)，其特征在于，包括條碼解碼芯片，用于對輸入的條碼圖像進(jìn)行解碼；處理器系統(tǒng)，用于為片上系統(tǒng)提供控制功能；條碼解碼芯片包括寄存器組，包括命令寄存器和數(shù)據(jù)寄存器，命令寄存器用于暫存命令，數(shù)據(jù)寄存器用于暫存數(shù)據(jù)；條碼解碼流水線，用于處理?xiàng)l碼圖像；主控邏輯模塊，從命令寄存器獲取處理命令，根據(jù)處理命令將條碼圖像傳輸至條碼解碼流水線進(jìn)行解碼；總線接口，條碼解碼芯片通過總線接口與處理器系統(tǒng)電連接。透過以上設(shè)置，本發(fā)明將條碼解碼芯片與處理器系統(tǒng)進(jìn)行集成，使得處理器可迅速訪問條碼解碼芯片，從而減輕研發(fā)人員負(fù)擔(dān)，更具有使用方便、解碼速度更快、成本更低的優(yōu)點(diǎn)。
文檔編號G06K7/10GK101882209SQ201010189000
公開日2010年11月10日 申請日期2010年6月1日 優(yōu)先權(quán)日2010年6月1日
發(fā)明者林建華, 林朝金, 蔡強(qiáng), 蔡春水 申請人:福建新大陸電腦股份有限公司