專利名稱：集成電路系統(tǒng)、數(shù)據(jù)寫入方法以及數(shù)據(jù)讀出方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具備分別以不同的總線寬度接接收發(fā)送送數(shù)據(jù)的多個(gè)集成電路和對 不同的總線寬度進(jìn)行中繼的總線變換電路的集成電路系統(tǒng)、數(shù)據(jù)寫入方法以及數(shù)據(jù)讀出方法。
背景技術(shù)：
在通過總線對集成電路之間進(jìn)行連接時(shí)，根據(jù)需要在總線上設(shè)置總線變換電路或 控制裝置等。例如，提出了能夠?qū)⒅Z伊曼處理器和哈佛處理器連接到同一總線上訪問公共 存儲器的存儲器控制裝置(參照專利文獻(xiàn)1)。作為集成電路的一種，有綜合了運(yùn)算電路、DRAM(DynamicRandom Access Memory) 控制器、描繪電路和周邊接口控制電路等的系統(tǒng)綜合型處理器(SOC :System-On-a-Chip)。 隨著半導(dǎo)體制造工藝微細(xì)化而將SOC通過在一個(gè)IC (Integrated Circuit)封裝中綜合多 個(gè)功能而構(gòu)成。另一方面，由于IC的端子數(shù)量受到大小、成本、端子配置等各種量產(chǎn)性的 限制，難以靈活地增加。因此，SOC主要著眼于將系統(tǒng)必需的多個(gè)功能綜合到IC中，由于用 于與外部集成電路接收發(fā)送數(shù)據(jù)的總線需要端子數(shù)量，因此處于采用最小限度的結(jié)構(gòu)的趨 勢。基于上述理由，作為通用產(chǎn)品出售的SOC大多采用16位數(shù)據(jù)總線，在SOC的外部 連接控制器時(shí)，使用16位數(shù)據(jù)總線的控制器。在這種情況下，即使實(shí)際上總線寬度更大的 控制器(例如32位數(shù)據(jù)總線的控制器)作為通用產(chǎn)品出售，如上所述也難以靈活地增加 SOC的端子數(shù)量。因此，無法通過連接總線寬度大的控制器來實(shí)現(xiàn)數(shù)據(jù)傳輸能力的提高。因 此，以往通過縮短數(shù)據(jù)總線的一次訪問所需的時(shí)間來提高數(shù)據(jù)傳輸能力。專利文獻(xiàn)1 日本特開平10-254767號公報(bào)但是，讀取處理(從控制器向SOC讀出任意數(shù)據(jù)的處理)或?qū)懭胩幚?S0C向控制 器寫入任意數(shù)據(jù)的處理)中，在控制器中需要一定的時(shí)間。因此，為了確?？刂破髦械奶幚?時(shí)間，存在無法縮短總線的訪問所需時(shí)間的情況。

發(fā)明內(nèi)容
鑒于上述情況，本發(fā)明的目的在于提供一種能夠在集成電路中確保處理所需的時(shí) 間的同時(shí)提高集成電路彼此之間的總線中的數(shù)據(jù)傳輸能力的集成電路系統(tǒng)、數(shù)據(jù)寫入方法 以及數(shù)據(jù)讀出方法。本發(fā)明的一個(gè)方案中的集成電路系統(tǒng)具備第一集成電路，其與具有第一總線寬 度的第一數(shù)據(jù)總線連接，每次數(shù)據(jù)接收發(fā)送需要第一時(shí)間；第二集成電路，其與位寬比上述 第一總線寬度大的第二總線寬度的第二數(shù)據(jù)總線連接，每次數(shù)據(jù)接收發(fā)送需要比第一時(shí)間 長的第二時(shí)間；和中繼電路，其與第一數(shù)據(jù)總線及第二數(shù)據(jù)總線連接，經(jīng)由各總線與第一集 成電路及第二集成電路接收發(fā)送數(shù)據(jù)，上述集成電路系統(tǒng)的特征在于，上述第一集成電路 輸出寫入數(shù)據(jù)、第一寫入信號和寫入目的地地址，上述中繼電路從上述第一集成電路接收并保持與n-1次的輸出相當(dāng)?shù)纳鲜鰧懭霐?shù)據(jù)，并且切斷上述n-1次的上述第一寫入信號，根 據(jù)第η次從上述第一集成電路輸出的上述第一寫入信號來生成針對上述第二集成電路的 第二寫入信號，并且將所保持的上述n-1次的上述寫入數(shù)據(jù)和第η次從上述第一集成電路 輸出的上述寫入數(shù)據(jù)輸出到上述第二集成電路，其中，η是2以上的整數(shù)，上述第二集成電 路根據(jù)由上述中繼電路生成的上述第二寫入信號，將從上述中繼電路輸出的上述寫入數(shù)據(jù) 寫入到由上述第一集成電路最初輸出的寫入目的地地址中。本發(fā)明的一個(gè)方案中的集成電路系統(tǒng)，其特征在于，具備第一集成電路，其與具 有第一總線寬度的第一數(shù)據(jù)總線連接，每次數(shù)據(jù)接收發(fā)送需要第一時(shí)間；第二集成電路，其 與位寬比上述第一總線寬度大的第二總線寬度的第二數(shù)據(jù)總線連接，每次數(shù)據(jù)接收發(fā)送需 要比第一時(shí)間長的第二時(shí)間；和中繼電路，其與第一數(shù)據(jù)總線及第二數(shù)據(jù)總線連接，經(jīng)由各 總線與第一集成電路及第二集成電路接收發(fā)送數(shù)據(jù)，上述第一集成電路輸出第一讀出信號 和用于讀出下述數(shù)據(jù)的讀出源地址，上述數(shù)據(jù)是在應(yīng)該連續(xù)接收的讀出數(shù)據(jù)上加上與第二 數(shù)據(jù)總線的一次訪問相當(dāng)且與上述第一數(shù)據(jù)總線的m次訪問相當(dāng)?shù)臄?shù)據(jù)而得到的數(shù)據(jù)，上 述第一集成電路從上述中繼電路接收在應(yīng)該接收的讀出數(shù)據(jù)上加上與上述第二數(shù)據(jù)總線 的一次訪問相當(dāng)?shù)亩嘤鄶?shù)據(jù)而得到的全部數(shù)據(jù)時(shí)，取得除上述多余數(shù)據(jù)之外的上述應(yīng)該接 收的讀出數(shù)據(jù)，其中，m是1以上的整數(shù)，上述中繼電路每當(dāng)從上述第一集成電路接收規(guī)定 的m次的上述第一讀出信號時(shí)，僅在接收到最初的上述第一讀出信號時(shí)向上述第二集成電 路輸出第二讀出信號，從上述第二集成電路接收并保持與上述第二數(shù)據(jù)總線的一次訪問相 當(dāng)且與上述第一數(shù)據(jù)總線的m次訪問相當(dāng)?shù)臄?shù)據(jù)，然后向上述第一集成電路輸出數(shù)據(jù)，上 述第二集成電路根據(jù)從上述中繼電路輸出的上述第二讀出信號，將數(shù)據(jù)從由上述第一集成 電路最初指定的讀出源地址向上述中繼電路輸出。本發(fā)明的一個(gè)方案中的集成電路系統(tǒng)，其特征在于，具備第一集成電路，其與具 有第一總線寬度的第一數(shù)據(jù)總線連接，每次數(shù)據(jù)接收發(fā)送需要第一時(shí)間；第二集成電路，其 與位寬比上述第一總線寬度大的第二總線寬度的第二數(shù)據(jù)總線連接，每次數(shù)據(jù)接收發(fā)送需 要比第一時(shí)間長的第二時(shí)間；和中繼電路，其與第一數(shù)據(jù)總線及第二數(shù)據(jù)總線連接，經(jīng)由各 總線與第一集成電路及第二集成電路接收發(fā)送數(shù)據(jù)，上述第一集成電路輸出第一讀出信號 和應(yīng)該接收的讀出數(shù)據(jù)的讀出源地址，并從上述中繼電路取得應(yīng)該接收的數(shù)據(jù)，上述中繼 電路在從上述第一集成電路接收上述第一讀出信號時(shí)，僅在接收到最初的上述第一讀出信 號時(shí)向上述第二集成電路輸出第二讀出信號，從上述第二集成電路取得與上述第二數(shù)據(jù)總 線的一次訪問相當(dāng)且與上述第一數(shù)據(jù)總線的η次訪問相當(dāng)?shù)臄?shù)據(jù)后，將與上述第一數(shù)據(jù)總 線的位寬相當(dāng)?shù)臄?shù)據(jù)即時(shí)輸出到上述第一數(shù)據(jù)總線，并保持剩余的數(shù)據(jù)，之后針對η次的 來自上述第一數(shù)據(jù)總線的上述第一讀出信號，取代對上述第二數(shù)據(jù)總線的訪問，而將上述 保持的數(shù)據(jù)按上述第一數(shù)據(jù)總線的位寬輸出到上述第一集成電路，其中，η是2以上的整 數(shù)，上述第二集成電路根據(jù)從上述中繼電路輸出的上述第二讀出信號，將數(shù)據(jù)從由上述第 一集成電路最初指定的讀出源地址向上述中繼電路輸出。本發(fā)明的一個(gè)方案中的集成電路系統(tǒng)，其特征在于，具備第一集成電路，其與具 有第一總線寬度的第一數(shù)據(jù)總線連接，每次數(shù)據(jù)接收發(fā)送需要第一時(shí)間；第二集成電路，其 與位寬比上述第一總線寬度大的第二總線寬度的第二數(shù)據(jù)總線連接，每次數(shù)據(jù)接收發(fā)送需 要比第一時(shí)間長的第二時(shí)間；和中繼電路，其與第一數(shù)據(jù)總線及第二數(shù)據(jù)總線連接，經(jīng)由各總線與第一集成電路及第二集成電路接收發(fā)送數(shù)據(jù)，該集成電路系統(tǒng)在第一讀出模式或第 二讀出模式下動作，在上述第一讀出模式下動作時(shí)，上述第一集成電路輸出第一讀出信號、 第一器件控制信號和用于讀出下述數(shù)據(jù)的讀出源地址，上述數(shù)據(jù)是在應(yīng)該連續(xù)接收的讀出 數(shù)據(jù)上加上與第二數(shù)據(jù)總線的一次訪問相當(dāng)且與上述第一數(shù)據(jù)總線的m次訪問相當(dāng)?shù)臄?shù) 據(jù)而得到的數(shù)據(jù)，上述第一集成電路從上述中繼電路接收在應(yīng)該接收的讀出數(shù)據(jù)上加上與 上述第二數(shù)據(jù)總線的一次訪問相當(dāng)?shù)亩嘤鄶?shù)據(jù)而得到的全部數(shù)據(jù)時(shí)，取得除上述多余數(shù)據(jù) 之外的上述應(yīng)該接收的讀出數(shù)據(jù)，其中，m是1以上的整數(shù)，上述中繼電路若從上述第一集 成電路接收到上述第一器件控制信號，則每當(dāng)從上述第一集成電路接收規(guī)定的m次的上述 第一讀出信號時(shí)，僅在接收到最初的上述第一讀出信號時(shí)向上述第二集成電路輸出第二讀 出信號，從上述第二集成電路接收并保持與上述第二數(shù)據(jù)總線的一次訪問相當(dāng)且與上述第 一數(shù)據(jù)總線的m次訪問相當(dāng)?shù)臄?shù)據(jù)，然后向上述第一集成電路輸出數(shù)據(jù)，上述第二集成電 路根據(jù)從上述中繼電路輸出的上述第二讀出信號，將數(shù)據(jù)從由上述第一集成電路最初指定 的讀出源地址向上述中繼電路輸出，在上述第二讀出模式下動作時(shí)，上述第一集成電路輸 出第一讀出信號、第二器件控制信號和應(yīng)該接收的讀出數(shù)據(jù)的讀出源地址，并從上述中繼 電路取得應(yīng)該接收的數(shù)據(jù)，上述中繼電路若從上述第一集成電路接收到上述第二器件控制 信號，則僅在接收到最初的上述第一讀出信號時(shí)向上述第二集成電路輸出第二讀出信號， 從上述第二集成電路取得與上述第二數(shù)據(jù)總線的一次訪問相當(dāng)且與上述第一數(shù)據(jù)總線的m 次訪問相當(dāng)?shù)臄?shù)據(jù)后，將與上述第一數(shù)據(jù)總線的位寬相當(dāng)?shù)臄?shù)據(jù)即時(shí)輸出到上述第一數(shù)據(jù) 總線，并保持剩余的數(shù)據(jù)，之后針對m次的來自上述第一數(shù)據(jù)總線的上述第一讀出信號，取 代對上述第二數(shù)據(jù)總線的訪問，而將上述保持的數(shù)據(jù)按上述第一數(shù)據(jù)總線的位寬輸出到上 述第一集成電路，上述第二集成電路根據(jù)從上述中繼電路輸出的上述第二讀出信號，將數(shù) 據(jù)從由上述第一集成電路最初指定的讀出源地址向上述中繼電路輸出。本發(fā)明的一個(gè)方案中的集成電路系統(tǒng)，其特征在于，在上述集成電路系統(tǒng)中，上述 中繼電路具備周期計(jì)數(shù)器，該周期計(jì)數(shù)器反復(fù)進(jìn)行與上述第二數(shù)據(jù)總線的一次訪問相當(dāng)?shù)?m次的計(jì)數(shù)，在不能連續(xù)進(jìn)行m次訪問的情況下，將上述周期計(jì)數(shù)器初始化。本發(fā)明的一個(gè)方案中的集成電路系統(tǒng)，其特征在于，在上述集成電路系統(tǒng)中，在由 上述第一集成電路使上述第二器件控制信號有效并發(fā)出了寫入信號時(shí)，上述中繼電路將上 述周期計(jì)數(shù)器初始化。本發(fā)明的一個(gè)方案中的集成電路系統(tǒng)，其特征在于，在上述集成電路系統(tǒng)中，還具 備對上述第一集成電路進(jìn)行控制的運(yùn)算電路，在上述運(yùn)算電路上動作的軟件被分級化為應(yīng) 用程序執(zhí)行部、操作系統(tǒng)執(zhí)行部和驅(qū)動器執(zhí)行部，針對上述應(yīng)用程序執(zhí)行部的數(shù)據(jù)讀出請 求而經(jīng)由上述操作系統(tǒng)執(zhí)行部執(zhí)行請求的驅(qū)動器控制部，選擇利用上述第一讀出模式和上 述第二讀出模式之中的任一種模式。在本發(fā)明的一個(gè)方案的集成電路系統(tǒng)中的數(shù)據(jù)寫入方法中，上述集成電路系統(tǒng)具 備第一集成電路，其與具有第一總線寬度的第一數(shù)據(jù)總線連接，每次數(shù)據(jù)接收發(fā)送需要第 一時(shí)間；第二集成電路，其與位寬比上述第一總線寬度大的第二總線寬度的第二數(shù)據(jù)總線 連接，每次數(shù)據(jù)接收發(fā)送需要比第一時(shí)間長的第二時(shí)間；和中繼電路，其與第一數(shù)據(jù)總線及 第二數(shù)據(jù)總線連接，經(jīng)由各總線與第一集成電路及第二集成電路接收發(fā)送數(shù)據(jù)，上述數(shù)據(jù) 寫入方法具備上述第一集成電路輸出寫入數(shù)據(jù)、第一寫入信號和寫入目的地地址的步驟；
8上述中繼電路從上述第一集成電路接收并保持與n-1次的輸出相當(dāng)?shù)纳鲜鰧懭霐?shù)據(jù)，并且 切斷上述n-1次的上述第一寫入信號，根據(jù)第η次從上述第一集成電路輸出的上述第一寫 入信號來生成針對上述第二集成電路的第二寫入信號，并且將所保持的上述n-1次的上述 寫入數(shù)據(jù)和第η次從上述第一集成電路輸出的上述寫入數(shù)據(jù)輸出到上述第二集成電路的 步驟，其中，η是2以上的整數(shù)；和上述第二集成電路根據(jù)由上述中繼電路生成的上述第二 寫入信號，將從上述中繼電路輸出的上述寫入數(shù)據(jù)寫入到由上述第一集成電路最初輸出的 寫入目的地地址中的步驟。在本發(fā)明的一個(gè)方案的集成電路系統(tǒng)中的數(shù)據(jù)讀出方法中，上述集成電路系統(tǒng)具 備第一集成電路，其與具有第一總線寬度的第一數(shù)據(jù)總線連接，每次數(shù)據(jù)接收發(fā)送需要第 一時(shí)間；第二集成電路，其與位寬比上述第一總線寬度大的第二總線寬度的第二數(shù)據(jù)總線 連接，每次數(shù)據(jù)接收發(fā)送需要比第一時(shí)間長的第二時(shí)間；和中繼電路，其與第一數(shù)據(jù)總線及 第二數(shù)據(jù)總線連接，經(jīng)由各總線與第一集成電路及第二集成電路接收發(fā)送數(shù)據(jù)，上述數(shù)據(jù) 讀出方法具備上述第一集成電路輸出第一讀出信號和用于讀出下述數(shù)據(jù)的讀出源地址， 上述數(shù)據(jù)是在應(yīng)該連續(xù)接收的讀出數(shù)據(jù)上加上與第二數(shù)據(jù)總線的一次訪問相當(dāng)且與上述 第一數(shù)據(jù)總線的m次訪問相當(dāng)?shù)臄?shù)據(jù)而得到的數(shù)據(jù)，上述第一集成電路從上述中繼電路接 收在應(yīng)該接收的讀出數(shù)據(jù)上加上與上述第二數(shù)據(jù)總線的一次訪問相當(dāng)?shù)亩嘤鄶?shù)據(jù)而得到 的全部數(shù)據(jù)時(shí)，取得除上述多余數(shù)據(jù)之外的上述應(yīng)該接收的讀出數(shù)據(jù)的步驟，其中，m是1 以上的整數(shù)；上述中繼電路每當(dāng)從上述第一集成電路接收規(guī)定的m次的上述第一讀出信號 時(shí)，僅在接收到最初的上述第一讀出信號時(shí)向上述第二集成電路輸出第二讀出信號，從上 述第二集成電路接收并保持與上述第二數(shù)據(jù)總線的一次訪問相當(dāng)且與上述第一數(shù)據(jù)總線 的m次訪問相當(dāng)?shù)臄?shù)據(jù)，然后向上述第一集成電路輸出數(shù)據(jù)的步驟；和上述第二集成電路 根據(jù)從上述中繼電路輸出的上述第二讀出信號，將數(shù)據(jù)從由上述第一集成電路最初指定的 讀出源地址向上述中繼電路輸出的步驟。在本發(fā)明的一個(gè)方案的集成電路系統(tǒng)中的數(shù)據(jù)讀出方法中，上述集成電路系統(tǒng)具 備第一集成電路，其與具有第一總線寬度的第一數(shù)據(jù)總線連接，每次數(shù)據(jù)接收發(fā)送需要第 一時(shí)間；第二集成電路，其與位寬比上述第一總線寬度大的第二總線寬度的第二數(shù)據(jù)總線 連接，每次數(shù)據(jù)接收發(fā)送需要比第一時(shí)間長的第二時(shí)間；和中繼電路，其與第一數(shù)據(jù)總線及 第二數(shù)據(jù)總線連接，經(jīng)由各總線與第一集成電路及第二集成電路接收發(fā)送數(shù)據(jù)，上述數(shù)據(jù) 讀出方法具備上述第一集成電路輸出第一讀出信號和應(yīng)該接收的讀出數(shù)據(jù)的讀出源地 址，并從上述中繼電路取得應(yīng)該接收的數(shù)據(jù)的步驟；上述中繼電路在從上述第一集成電路 接收上述第一讀出信號時(shí)，僅在接收到最初的上述第一讀出信號時(shí)向上述第二集成電路輸 出第二讀出信號，從上述第二集成電路取得與上述第二數(shù)據(jù)總線的一次訪問相當(dāng)且與上述 第一數(shù)據(jù)總線的η次訪問相當(dāng)?shù)臄?shù)據(jù)后，將與上述第一數(shù)據(jù)總線的位寬相當(dāng)?shù)臄?shù)據(jù)即時(shí)輸 出到上述第一數(shù)據(jù)總線，并保持剩余的數(shù)據(jù)，之后針對η次的來自上述第一數(shù)據(jù)總線的上 述第一讀出信號，取代對上述第二數(shù)據(jù)總線的訪問，而將上述保持的數(shù)據(jù)按上述第一數(shù)據(jù) 總線的位寬輸出到上述第一集成電路的步驟，其中，η是2以上的整數(shù)；和上述第二集成電 路根據(jù)從上述中繼電路輸出的上述第二讀出信號，將數(shù)據(jù)從由上述第一集成電路最初指定 的讀出源地址向上述中繼電路輸出的步驟。根據(jù)本發(fā)明，第一集成電路具有比第二集成電路位寬小的總線，但能夠進(jìn)行相當(dāng)于第二集成電路的位寬的數(shù)據(jù)傳輸。因此，能夠在集成電路中確保處理所需的時(shí)間的同時(shí) 提高集成電路彼此之間的總線中的數(shù)據(jù)傳輸能力。


圖1是表示集成電路系統(tǒng)的系統(tǒng)構(gòu)成的概略框圖。圖2是表示運(yùn)算電路的功能構(gòu)成的概略框圖。圖3是表示總線變換電路的功能構(gòu)成的概略框圖。圖4是表示SOC向控制器寫入數(shù)據(jù)時(shí)各信號的變化的時(shí)序圖。圖5是表示SOC向控制器寫入數(shù)據(jù)時(shí)各裝置的動作的流程圖。圖6是表示SOC通過高速讀取處理從控制器讀出數(shù)據(jù)時(shí)各信號變化的時(shí)序圖。圖7是表示SOC通過高速讀取處理從控制器讀出數(shù)據(jù)時(shí)各裝置的動作的流程圖。圖8是表示SOC通過即時(shí)讀取處理從控制器讀出數(shù)據(jù)時(shí)各信號的變化的時(shí)序圖。圖9是表示SOC通過即時(shí)讀取處理從控制器讀出數(shù)據(jù)時(shí)各裝置的動作的流程圖。符號說明1...集成電路系統(tǒng)；10... DRAM ;20... SOC (第一集成電路)；201···運(yùn)算電路； 202...描繪電路；203. . . DRAM控制電路；204...存儲器總線控制電路；30...總線變換電 路(中繼電路)；301...動作判別部；302...周期計(jì)數(shù)器；303...第一數(shù)據(jù)總線控制部； 304. · ·第一周期控制部；305. · ·第二周期控制部；306. · ·寫入用暫存部；307. · ·即時(shí)讀取 用暫存部；308...第一高速讀取用暫存部；309...第二高速讀取用暫存部；310...第二數(shù) 據(jù)總線控制部；40...控制器(第二集成電路)。
具體實(shí)施例方式圖1是表示集成電路系統(tǒng)100的系統(tǒng)構(gòu)成的概略框圖。集成電路系統(tǒng)100具 備DRAM10、SOC(系統(tǒng)綜合型處理器System-0n-a-Chip)20、總線變換電路(以下也記為 “CV”)30、控制器(以下也記為“CON”)40。DRAMlO是由集成電路構(gòu)成的存儲裝置，由S0C20 讀寫數(shù)據(jù)?？刂破?0由集成電路構(gòu)成，經(jīng)由總線變換電路30由S0C20讀寫數(shù)據(jù)。S0C20和總線變換電路30通過第一數(shù)據(jù)總線連接，總線變換電路30和控制器40 通過第二數(shù)據(jù)總線連接。第二數(shù)據(jù)總線比第一數(shù)據(jù)總線位寬大。在以下的說明中，對第一 數(shù)據(jù)總線的總線寬度為16位(bit)、第二數(shù)據(jù)總線的總線寬度為32位的情況進(jìn)行說明。另外，總線變換電路30在變換處理中使用S0C20所輸出的地址信號中從值發(fā)生 變化的最低位開始與第二數(shù)據(jù)總線和第一數(shù)據(jù)總線的總線寬度之比相應(yīng)的位數(shù)的信號。這 里，地址信號是指，用于識別存儲有S0C20從控制器40讀出的數(shù)據(jù)的存儲區(qū)域或S0C20向 控制器40中寫入數(shù)據(jù)時(shí)的寫入目的地的存儲區(qū)域的信號。具體而言，總線變換電路30使 用以“2”為底的比的對數(shù)的位數(shù)的信號。例如，在第二數(shù)據(jù)總線的總線寬度為32位、第一 數(shù)據(jù)總線的總線寬度為16位的情況下，總線寬度的比值為“2”，因此以“2”為底的比值“2” 的對數(shù)為“1”。因此，在這種情況下，總線變換電路30使用值發(fā)生變化的最低一位的信號。 若令地址信號的單位為1字節(jié)(8位)，令從S0C20向外部輸出的地址信號之中控制器40的 控制所需的N+1位地址信號由Α[Ν:0]表示，則由于第一數(shù)據(jù)總線的位寬為16位，因此A
的值始終為“0”并不變化，因此總線變換電路30使用A[l]的信號。另外，與上述第二數(shù)據(jù)
10總線的一次訪問相當(dāng)?shù)牡谝粩?shù)據(jù)總線的訪問次數(shù)n(n為2以上的整數(shù))等于所述總線寬度 之比。另外，控制器40在以32位寬的數(shù)據(jù)總線被訪問時(shí)，用于表示比32位更小的單位 的A[l]和A
必須始終為“0”，因此并不作為S0C20的輸出，而是與電路基板的基準(zhǔn)電位 (GROUND)連接。此時(shí)，以A[l]和A
的值始終被輸入“0”的狀態(tài)進(jìn)行動作。S0C20具備通過內(nèi)部總線相互連接的運(yùn)算電路201、描繪電路202、DRAM控制電路 203和存儲器總線控制電路204。運(yùn)算電路201由CPU (Central Processing Unit)和數(shù)據(jù) 暫存用高速緩沖存儲器構(gòu)成，通過執(zhí)行程序來進(jìn)行數(shù)據(jù)的移動和加工。圖2是在運(yùn)算電路201上進(jìn)行動作的軟件的分級圖。如圖所示，在運(yùn)算電路201 上進(jìn)行動作的軟件被分級化成下述三個(gè)部分，即將硬件抽象化并使功能具體化的應(yīng)用程 序執(zhí)行部2011 ；用于調(diào)節(jié)系統(tǒng)上的多個(gè)硬件和多個(gè)應(yīng)用程序的動作的OS執(zhí)行部2012 ；對 硬件進(jìn)行直接控制，控制數(shù)據(jù)的讀寫和動作的驅(qū)動器執(zhí)行部2013。各分級作為軟件的模塊 在運(yùn)算電路201上分時(shí)地分配運(yùn)算器來并行動作，分級間通過運(yùn)算電路201內(nèi)部的寄存器 或DRAMlO上配置的變量和數(shù)據(jù)來傳遞控制。應(yīng)用程序執(zhí)行部2011是使系統(tǒng)的功能具體化的層。并非直接對硬件進(jìn)行訪問，而 是打開文件來進(jìn)行讀寫，在發(fā)生了輸出影像或聲音等關(guān)于硬件的請求的情況下，通過對OS 執(zhí)行部2012發(fā)出輸入輸出數(shù)據(jù)的請求來進(jìn)行操作，與硬件的構(gòu)造無關(guān)。OS執(zhí)行部2012進(jìn)行系統(tǒng)上的硬件和軟件的管理。對硬件的動作狀況或DRAMlO 的存儲容量、分配給應(yīng)用程序的運(yùn)算時(shí)間進(jìn)行調(diào)節(jié)。OS執(zhí)行部2012若從應(yīng)用程序執(zhí)行部 2011接受了輸入輸出數(shù)據(jù)的請求，則在該任務(wù)是伴隨硬件的控制的動作的情況下，將處理 交付給對相應(yīng)的硬件進(jìn)行控制的驅(qū)動器執(zhí)行部2013。驅(qū)動器執(zhí)行部2013負(fù)責(zé)對控制器40的控制。若從OS執(zhí)行部2012接受了數(shù)據(jù)的輸 入輸出的請求，則算出實(shí)體的數(shù)據(jù)所在的地址，通過對存儲器總線控制電路204進(jìn)行操作 來向控制器40的控制電路指示為了輸入輸出數(shù)據(jù)而需要的控制。在數(shù)據(jù)寫入時(shí)，將DRAMlO 上的數(shù)據(jù)寫入到控制器40中，在數(shù)據(jù)讀出時(shí)，從控制器40讀出數(shù)據(jù)后寫入到DRAMlO中。返回圖1繼續(xù)對S0C20進(jìn)行說明。描繪電路202基于圖像數(shù)據(jù)生成影像信號，輸 出到具備S0C20的圖像顯示裝置的顯示設(shè)備中。例如，在S0C20設(shè)置于投影儀中的情況下， 描繪電路202對具備液晶顯示部或發(fā)光部的圖像投影部輸出影像信號。DRAM控制電路203在S0C20對DRAMlO讀寫數(shù)據(jù)時(shí)生成各種信號來控制DRAMlO的 動作。存儲器總線控制電路204在S0C20對控制器40讀寫數(shù)據(jù)時(shí)，根據(jù)驅(qū)動器執(zhí)行部2013 的要求來生成地址信號、寫入信號、讀取信號、第一器件選擇信號和第二器件選擇信號，并 從各信號線輸出。另外，存儲器總線控制電路204經(jīng)由第一數(shù)據(jù)總線與總線變換電路30進(jìn) 行數(shù)據(jù)的接收發(fā)送。圖3是表示總線變換電路30的功能構(gòu)成的概略框圖?？偩€變換電路30包括動 作判別部301、周期計(jì)數(shù)器302、第一數(shù)據(jù)總線控制部303、寫入用暫存部306、即時(shí)讀取用暫 存部307、第一高速讀取用暫存部308、第二高速讀取用暫存部309和第二數(shù)據(jù)總線控制部 310。第一數(shù)據(jù)總線控制部303包括第一周期控制部304和第二周期控制部305。圖4是表示S0C20向控制器40寫入數(shù)據(jù)時(shí)各信號的變化的時(shí)序圖。在圖4中，時(shí) 序圖中記載的文字(例如“0x0000”)表示地址信號的內(nèi)容。第一段所記載的信號表示從S0C20向總線變換電路(CV) 30輸出的寫入信號。第二段所記載的信號表示從S0C20向總線 變換電路30輸出的寫入數(shù)據(jù)。寫入數(shù)據(jù)是指S0C20向控制器40寫入的數(shù)據(jù)。第三段所記 載的信號表示寫入用暫存部306中存儲的寫入數(shù)據(jù)。第四段所記載的信號表示從總線變換 電路30向控制器40輸出的寫入信號。第五段所記載的信號表示從總線變換電路30向控 制器40輸出的寫入數(shù)據(jù)。圖5是表示S0C20向控制器40寫入數(shù)據(jù)時(shí)各裝置的動作的流程圖。以下，利用 圖4、5，對S0C20向控制器40寫入數(shù)據(jù)時(shí)各裝置的動作進(jìn)行說明。首先，S0C20的存儲器 總線控制電路204向總線變換電路30和控制器40輸出表示數(shù)據(jù)的寫入目的地的地址信 號Α[Ν:0]、器件選擇信號、寫入信號，并將寫入數(shù)據(jù)按每16位輸出到第一數(shù)據(jù)總線(步驟 S101)?？偩€變換電路30不具有動作時(shí)鐘，根據(jù)經(jīng)由第一數(shù)據(jù)總線接收寫入信號的情況 非同步地進(jìn)行以下處理。第一數(shù)據(jù)總線控制部303接收寫入信號，并且，在由動作判別部 301接收的地址信號A[l]為“0”時(shí)(步驟S201-是例如圖4的“0x0000”的情況)，寫入 用暫存部306對經(jīng)由第一數(shù)據(jù)總線接收的寫入數(shù)據(jù)進(jìn)行緩沖(步驟S202)。此時(shí)，總線變換 電路30內(nèi)部的第二數(shù)據(jù)總線控制部310不對第二數(shù)據(jù)總線發(fā)出寫入信號(步驟S203)。另一方面，第一數(shù)據(jù)總線控制部303接收寫入信號，并且，在由動作判別部301接 收的地址信號A[l]為“1”時(shí)(步驟S201-否例如圖4的“0x0010”的情況)，第二數(shù)據(jù)總 線控制部310將寫入用暫存部306中緩沖的寫入數(shù)據(jù)作為低16位輸出(步驟S204)，將經(jīng) 由第一數(shù)據(jù)總線新接收的寫入數(shù)據(jù)作為高16位直接輸出到第二數(shù)據(jù)總線(步驟S205)。在 這種情況下，第二數(shù)據(jù)總線控制部310對第二數(shù)據(jù)總線發(fā)出器件選擇信號和寫入信號(步 驟 S206)。在是否對上述第二數(shù)據(jù)總線發(fā)出寫入信號的判別中，不僅可采用判別上述地址信 號A[l]的方法，也可以在第一數(shù)據(jù)總線控制部303內(nèi)部判別第一數(shù)據(jù)總線的寫入周期是第 一次還是第二次，是第一周期時(shí)不發(fā)出寫入信號，若為第二周期則發(fā)出寫入信號?？刂破?0若接收到步驟S205中輸出的寫入信號，則將步驟S204中輸出的32位 的寫入數(shù)據(jù)，寫入到在步驟SlOl中從S0C20輸出的地址信號A[N:2]的低2位上添加“00” 而得到的地址中(步驟S301)。通過這樣進(jìn)行動作，規(guī)定的總線寬度為16位的S0C20能夠?qū)偩€寬度為2倍的32 位的控制器40寫入32位數(shù)據(jù)。S0C20送出兩次16位數(shù)據(jù)所需的時(shí)間內(nèi)，控制器40進(jìn)行一 次32位數(shù)據(jù)的接收，因此在控制器40中能夠確保寫入處理所需的時(shí)間，能夠使S0C20對控 制器40寫入寫入數(shù)據(jù)的處理的數(shù)據(jù)傳輸高速化。換言之，應(yīng)該需要兩次的控制器40的數(shù) 據(jù)寫入處理所需的時(shí)間通過總線變換電路30而變?yōu)橹灰淮?，因此能夠?qū)0C20寫入32 位數(shù)據(jù)所需的時(shí)間縮短至大約一半。圖6是表示S0C20通過高速讀取處理從控制器40讀出數(shù)據(jù)時(shí)各信號的變化的時(shí) 序圖。S0C20在通過高速讀取處理讀出數(shù)據(jù)時(shí)，使第二器件選擇信號有效，輸出讀取信號。第一段的讀取信號表示從S0C20向總線變換電路(CV) 30輸出的讀取信號，時(shí)序圖 中記載的文字(例如“0x0000”)表示地址信號的內(nèi)容。第二段的讀取信號表示從總線變換 電路30向控制器40輸出的讀取信號。第三段的數(shù)據(jù)信號表示從控制器40向總線變換電 路30輸出的32位的讀取數(shù)據(jù)。讀取數(shù)據(jù)是指S0C20從控制器40讀出的數(shù)據(jù)。
第九段的第一高速讀取用暫存2-1表示第一高速讀取用暫存部308中存儲(緩 沖)的32位的讀取數(shù)據(jù)。此外，圖6中為了便于表示，根據(jù)情況有時(shí)用符號“2-1”表示該 讀取數(shù)據(jù)。第十段的第二高速讀取用暫存2-2表示第二高速讀取用暫存部309中存儲的32 位的讀取數(shù)據(jù)。此外，圖6中為了便于表示，根據(jù)情況有時(shí)用符號“2-2”表示該讀取數(shù)據(jù)。 第十一段的第一、第二高速讀取用暫存2-1、2-2的合成信號，表示從總線變換電路30輸出 到第一數(shù)據(jù)總線并由S0C20寫入到DRAMlO中的16位的讀取數(shù)據(jù)。圖7是表示S0C20通過高速讀取處理從控制器40讀出數(shù)據(jù)時(shí)各裝置的動作的流 程圖。以下，利用圖3、6、7，對S0C20通過高速讀取處理從控制器40讀出數(shù)據(jù)時(shí)各裝置的動 作進(jìn)行說明。所述驅(qū)動器執(zhí)行部2013將從控制器40的發(fā)送源地址SRC開始的傳輸數(shù)據(jù)尺寸 SIZE的連續(xù)數(shù)據(jù)，讀出到從DRAMlO的發(fā)送目的地地址DST開始的傳輸數(shù)據(jù)尺寸SIZE的連 續(xù)區(qū)域。傳輸數(shù)據(jù)尺寸SIZE的單位是上述字節(jié)，因此若為32位傳輸則進(jìn)行L = SIZE/4 (次) 的傳輸。此時(shí)，在有余數(shù)的情況下，進(jìn)行L = SIZE/4+l(次)的傳輸。在此，將步驟Slll執(zhí) 行L次。上述驅(qū)動器執(zhí)行部2013首先通過即時(shí)讀取讀出地址SRC處的數(shù)據(jù)，并退避到運(yùn)算 電路201的一次存儲寄存器。由于是32位因此接下來的地址為SRC+4，接下來上述驅(qū)動器 執(zhí)行部2013從SRC+4地址進(jìn)行高速讀取，將讀出的值寫入到發(fā)送目的地地址DST中。在高 速讀取中，讀出的值會延遲一次32位訪問的時(shí)間，因此此時(shí)讀出的值不是SRC+4地址中存 儲的值，成為不確定的數(shù)據(jù)。接著，上述驅(qū)動器執(zhí)行部2013從SRC+8地址進(jìn)行高速讀取，將讀出的值寫入到 DST+4地址中。這樣，在高速讀取中，讀出的值會延遲一次32位訪問的時(shí)間，所以此時(shí)讀出 的值不是SRC+8地址中存儲的值，而是SRC+4地址中存儲的值。因此，進(jìn)行將本來期待的 SRC+4地址中存儲的值傳輸?shù)紻ST+4地址中的處理。若反復(fù)進(jìn)行L次該處理，則從DRAMlO 的發(fā)送目的地地址DST開始的傳輸數(shù)據(jù)尺寸SIZE的連續(xù)區(qū)域中，除起始的DST地址外被寫 入正確的數(shù)據(jù)。最后，將退避到運(yùn)算電路201的一次存儲寄存器中的SRC地址處的數(shù)據(jù)寫入到DST 地址中，由此，從發(fā)送源地址SRC開始的傳輸數(shù)據(jù)尺寸SIZE的連續(xù)數(shù)據(jù)被傳輸?shù)綇腄RAMlO 的發(fā)送目的地地址DST開始的傳輸數(shù)據(jù)尺寸SIZE的連續(xù)區(qū)域中。S0C20的存儲器總線控制電路204根據(jù)上述驅(qū)動器執(zhí)行部2013發(fā)起的讀出處理， 向總線變換電路30和控制器40輸出表示數(shù)據(jù)的讀出源的地址信號Α[Ν:0]、讀取信號和第 二器件選擇信號?？偩€變換電路30不具有動作時(shí)鐘，根據(jù)經(jīng)由第一數(shù)據(jù)總線接收讀取信號的情況 非同步地進(jìn)行以下處理。第一數(shù)據(jù)總線控制部303接收讀取信號及第二器件選擇信號，在 周期計(jì)數(shù)器302的值為“01”的情況下(步驟S211-是)，第二數(shù)據(jù)總線控制部310向控制器 40輸出器件選擇信號和讀取信號(步驟S213和S219)?？刂破?0若在步驟S213和S219 中接收到從總線變換電路30輸出的讀取信號，則在步驟Slll中在從S0C20輸出的地址信 號A[2:N]的低2位上添加“00”而得到的地址讀出32位的讀取數(shù)據(jù)，輸出到第二數(shù)據(jù)總線 (步驟 S311 和 S312)。周期計(jì)數(shù)器302由圖6的13和14這兩個(gè)數(shù)據(jù)輸出順序控制計(jì)數(shù)信號構(gòu)成，是在
13讀取信號的上升沿(從“0”變化為“1”的時(shí)刻)，根據(jù)圖6的5、7、8各信號的狀態(tài)的組合而 反復(fù)按“00”、“01”、“10”、“11”的順序變化的信號(圖7的S222)。只有在進(jìn)行了讀取初始 化時(shí)強(qiáng)制變?yōu)椤?0”。第一數(shù)據(jù)總線控制部303在高速讀取的讀出中，若周期計(jì)數(shù)器為“01”則輸出第一 高速讀取用暫存部308(圖6的2-1)的低16位(圖7的S211、S212的條件成立)，若周期 計(jì)數(shù)器為“10”則輸出第一高速讀取用暫存部308(圖6的2-1)的高16位(圖7的S215、 S216的條件成立)，若周期計(jì)數(shù)器為“11”則輸出第二高速讀取用暫存部309(圖6的2_2) 的低16位(圖7的S217、S218的條件成立)，若周期計(jì)數(shù)器為“00”則輸出第二高速讀取 用暫存部309 (圖6的2-2)的高16位(圖7的S221的條件成立)。第二數(shù)據(jù)總線控制部310在讀取信號的下降沿(從“1”變化為“0”的時(shí)刻)，在圖 6的6.中上升沿觸發(fā)信號為“1”的情況下取得第二數(shù)據(jù)總線的狀態(tài)，并且在圖6的8.中上 升沿周期判別信號為“1”的情況下向第一高速讀取用暫存部308(圖6的2-1)中存儲32 位數(shù)據(jù)(圖7的S214)，在上升沿周期判別信號為“0”的情況下向第二高速讀取用暫存部 309 (圖6的2-2)中存儲32位數(shù)據(jù)(圖7的S220)。從上述第一數(shù)據(jù)總線控制部303的一次存儲部輸出數(shù)據(jù)的動作，與向上述第二數(shù) 據(jù)總線控制部310的一次存儲部存儲數(shù)據(jù)的動作獨(dú)立進(jìn)行。但是，由于以讀取信號的上 升·下降沿為觸發(fā)進(jìn)行動作，因此兩者交替動作，向第一高速讀取用暫存部308(圖6的 2-1)中存儲數(shù)據(jù)的期間從第二高速讀取用暫存部309(圖6的2-2)輸出數(shù)據(jù)，向第二高速 讀取用暫存部309 (圖6的2-2)存儲數(shù)據(jù)的期間從第一高速讀取用暫存部308 (圖6的2_1) 輸出數(shù)據(jù)。結(jié)果，存儲的數(shù)據(jù)始終在延遲第二數(shù)據(jù)總線的一次訪問后輸出到第一數(shù)據(jù)總線。如從圖6可知，在高速讀取處理中，從輸出某一讀取信號開始到輸出下一個(gè)讀取 信號為止期間的時(shí)間，比控制器40與讀取信號對應(yīng)地輸出讀取數(shù)據(jù)所需的時(shí)間短，因此， S0C20在輸出最初的讀取信號的時(shí)刻無法從控制器40接收正確的讀取數(shù)據(jù)。因此，在該時(shí) 刻S0C20從總線變換電路30接收的數(shù)據(jù)并不是應(yīng)該接收的讀取數(shù)據(jù)，而是該時(shí)刻總線變換 電路30的第一高速讀取用暫存部308或第二高速讀取用暫存部309所存儲的數(shù)據(jù)。因此， 驅(qū)動器執(zhí)行部2013將最初讀出的32位數(shù)據(jù)作為不確定值替換為上述退避的值，由此形成 本來的讀取數(shù)據(jù)。通過這樣進(jìn)行動作，規(guī)定的總線寬度為16位的S0C20能夠從總線寬度為2倍的 32位的控制器40讀出讀取數(shù)據(jù)。在S0C20接收兩次16位數(shù)據(jù)所需的時(shí)間內(nèi)，能夠?qū)刂?器40讀入一次32位數(shù)據(jù)即可，因此在控制器40中能夠確保讀出處理所需的時(shí)間，能夠使 S0C20從控制器40讀出讀取數(shù)據(jù)的處理的數(shù)據(jù)傳輸高速化。換言之，應(yīng)該需要兩次的控制 器40的數(shù)據(jù)讀出處理所需的時(shí)間通過總線變換電路30而變?yōu)橹灰淮?，因此能夠?qū)0C20 寫入32位數(shù)據(jù)所需的時(shí)間縮短至大約一半?？偩€變換電路30可包括下述機(jī)構(gòu)，該機(jī)構(gòu)在S0C20陷入無法連續(xù)進(jìn)行與第二數(shù) 據(jù)總線的一次訪問相當(dāng)?shù)摩谴卧L問的情形時(shí)，能夠避免由于持續(xù)等待接下來的訪問而無法 正確送出數(shù)據(jù)的狀態(tài)持續(xù)的情況。例如，在讀出時(shí)為了區(qū)分即時(shí)讀取和高速讀取而使用了 第一器件選擇信號、第二器件選擇信號，但由于寫入時(shí)最好為單一的器件選擇信號，因此在 S0C20使第二器件控制信號有效來進(jìn)行寫入的情況下，可以如圖6的12.中數(shù)據(jù)輸出順序控 制計(jì)數(shù)器的清零信號那樣，生成總線變換電路30強(qiáng)制將周期計(jì)數(shù)器初始化為“00”的信號。
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圖8是表示S0C20通過即時(shí)讀取處理從控制器40讀出數(shù)據(jù)時(shí)各信號的變化的時(shí) 序圖。圖8中，時(shí)序圖中記載的文字(例如“0x0000”)表示地址信號的內(nèi)容。第一段所記 載的信號表示從S0C20向總線變換電路(CV) 30輸出的讀取信號。第二段所記載的信號表 示從總線變換電路30向控制器40輸出的讀取信號。第三段所記載的信號表示從控制器40 向總線變換電路30輸出的讀取數(shù)據(jù)。第四段所記載的信號表示即時(shí)讀取用暫存部307中 存儲的16位的讀取數(shù)據(jù)。第五段所記載的信號表示從總線變換電路30向S0C20輸出的讀 取數(shù)據(jù)。圖9是表示S0C20通過即時(shí)讀取處理從控制器40讀出數(shù)據(jù)時(shí)各裝置的動作的流 程圖。以下，利用圖8、9，對S0C20通過即時(shí)讀取處理從控制器40讀出數(shù)據(jù)時(shí)各裝置的動作 進(jìn)行說明。首先，S0C20的存儲器總線控制電路204向總線變換電路30及控制器40輸出表 示數(shù)據(jù)的讀出源的地址信號Α[Ν:0]、讀取信號和器件選擇信號(步驟S131)?？偩€變換電路30不具有動作時(shí)鐘，根據(jù)經(jīng)由第一數(shù)據(jù)總線接收讀取信號的情況 非同步地進(jìn)行以下處理。第一數(shù)據(jù)總線控制部303接收讀取信號和器件選擇信號“0”，在地 址信號A[l]的值為“0”的情況下(步驟S231-是)，第二數(shù)據(jù)總線控制部310生成讀取信 號并輸出到控制器40(步驟S232)?？刂破?0在步驟S232中若接收到通過了總線變換電 路30的讀取信號，則在步驟S131中從在自S0C20輸出的地址信號A[2:N]的低2位上添加 “00”而得到的地址讀出32位的讀取數(shù)據(jù)，并輸出到第二數(shù)據(jù)總線(步驟S331)。第二數(shù)據(jù)總線控制部310和第一數(shù)據(jù)總線控制部303若從第二數(shù)據(jù)總線接收了 32 位的讀取數(shù)據(jù)，則使讀取數(shù)據(jù)的低16位通過第一數(shù)據(jù)總線(步驟S233)。此時(shí)，第二數(shù)據(jù)總 線控制部310將32位的讀取數(shù)據(jù)的高16位存儲到即時(shí)讀取用暫存部307中(步驟S234)。第一數(shù)據(jù)總線控制部303接收讀取信號和器件選擇信號“0”，在地址信號A[l] 的值為“1”的情況下(步驟S231-否)，第二數(shù)據(jù)總線控制部310不生成讀取信號(步驟 S235)。另外，第一數(shù)據(jù)總線控制部303向第一數(shù)據(jù)總線輸出即時(shí)讀取用暫存部307中存儲 的16位的讀取數(shù)據(jù)(步驟S236)。在對上述第一數(shù)據(jù)總線的輸出數(shù)據(jù)的切換的判別中，不僅可采用判別上述地址信 號A[l]的方法，也可以在第一數(shù)據(jù)總線控制部303內(nèi)部判別第一數(shù)據(jù)總線的寫入周期是第 一次還是第二次，是第一周期的情況下使第二數(shù)據(jù)總線的低16位通過，若為第二周期則輸 出即時(shí)讀取用暫存部307中存儲的數(shù)據(jù)。通過這樣進(jìn)行動作，規(guī)定的總線寬度為16位的S0C20能夠從總線寬度為2倍的 32位的控制器40讀出讀取數(shù)據(jù)。在即時(shí)讀取處理中，S0C20必須等待從輸出讀取信號之后 到控制器40輸出讀取數(shù)據(jù)為止的時(shí)間，因此不具有如高速讀取處理那樣高速化的效果。取 而代之，S0C20能夠在第二數(shù)據(jù)總線的一次32位的訪問時(shí)間內(nèi)取得正確的數(shù)據(jù)。因此，在 S0C20應(yīng)該接收的數(shù)據(jù)是比例如32位程度短的讀取數(shù)據(jù)的情況下，即時(shí)讀取處理比高速讀 取處理更為有效。因此，驅(qū)動器執(zhí)行部2013根據(jù)從OS執(zhí)行部2012請求的數(shù)據(jù)大小，來判 斷應(yīng)該執(zhí)行高速讀取處理還是應(yīng)該執(zhí)行即時(shí)讀取處理，并根據(jù)判斷結(jié)果確定器件選擇信號 的值。S0C20在進(jìn)行與第二數(shù)據(jù)總線的一次32位讀出相當(dāng)?shù)摩谴巫x出時(shí)，在與最初的讀 出時(shí)間相比能夠?qū)⒅蟮淖x出時(shí)間控制為短的情況下，控制器40無需等待至輸出讀取數(shù)
15據(jù)為止的時(shí)間，因此能夠縮短讀出所需的總時(shí)間。
權(quán)利要求
一種集成電路系統(tǒng)，其特征在于，具備第一集成電路，其與具有第一總線寬度的第一數(shù)據(jù)總線連接，每次數(shù)據(jù)接收發(fā)送需要第一時(shí)間；第二集成電路，其與位寬比所述第一總線寬度大的第二總線寬度的第二數(shù)據(jù)總線連接，每次數(shù)據(jù)接收發(fā)送需要比第一時(shí)間長的第二時(shí)間；和中繼電路，其與第一數(shù)據(jù)總線及第二數(shù)據(jù)總線連接，經(jīng)由各總線與第一集成電路及第二集成電路接收發(fā)送數(shù)據(jù)，所述第一集成電路輸出寫入數(shù)據(jù)、第一寫入信號和寫入目的地地址，所述中繼電路從所述第一集成電路接收并保持與n 1次的輸出相當(dāng)?shù)乃鰧懭霐?shù)據(jù)，并且切斷所述n 1次的所述第一寫入信號，根據(jù)第n次從所述第一集成電路輸出的所述第一寫入信號來生成針對所述第二集成電路的第二寫入信號，并且將所保持的所述n 1次的所述寫入數(shù)據(jù)和第n次從所述第一集成電路輸出的所述寫入數(shù)據(jù)輸出到所述第二集成電路，其中，n是2以上的整數(shù)，所述第二集成電路根據(jù)由所述中繼電路生成的所述第二寫入信號，將從所述中繼電路輸出的所述寫入數(shù)據(jù)寫入到由所述第一集成電路最初輸出的寫入目的地地址中。
2.一種集成電路系統(tǒng)，其特征在于，具備第一集成電路，其與具有第一總線寬度的第一數(shù)據(jù)總線連接，每次數(shù)據(jù)接收發(fā)送需要 第一時(shí)間；第二集成電路，其與位寬比所述第一總線寬度大的第二總線寬度的第二數(shù)據(jù)總 線連接，每次數(shù)據(jù)接收發(fā)送需要比第一時(shí)間長的第二時(shí)間；和中繼電路，其與第一數(shù)據(jù)總線 及第二數(shù)據(jù)總線連接，經(jīng)由各總線與第一集成電路及第二集成電路接收發(fā)送數(shù)據(jù)，所述第一集成電路輸出第一讀出信號和用于讀出下述數(shù)據(jù)的讀出源地址，所述數(shù)據(jù)是 在應(yīng)該連續(xù)接收的讀出數(shù)據(jù)上加上與第二數(shù)據(jù)總線的一次訪問相當(dāng)且與所述第一數(shù)據(jù)總 線的m次訪問相當(dāng)?shù)臄?shù)據(jù)而得到的數(shù)據(jù)，所述第一集成電路從所述中繼電路接收在應(yīng)該接 收的讀出數(shù)據(jù)上加上與所述第二數(shù)據(jù)總線的一次訪問相當(dāng)?shù)亩嘤鄶?shù)據(jù)而得到的全部數(shù)據(jù) 時(shí)，取得除所述多余數(shù)據(jù)之外的所述應(yīng)該接收的讀出數(shù)據(jù)，其中，m是1以上的整數(shù)，所述中繼電路每當(dāng)從所述第一集成電路接收規(guī)定的m次的所述第一讀出信號時(shí)，僅在 接收到最初的所述第一讀出信號時(shí)向所述第二集成電路輸出第二讀出信號，從所述第二集 成電路接收并保持與所述第二數(shù)據(jù)總線的一次訪問相當(dāng)且與所述第一數(shù)據(jù)總線的m次訪 問相當(dāng)?shù)臄?shù)據(jù)，然后向所述第一集成電路輸出數(shù)據(jù)，所述第二集成電路根據(jù)從所述中繼電路輸出的所述第二讀出信號，將數(shù)據(jù)從由所述第 一集成電路最初指定的讀出源地址向所述中繼電路輸出。
3.一種集成電路系統(tǒng)，其特征在于，具備第一集成電路，其與具有第一總線寬度的第一數(shù)據(jù)總線連接，每次數(shù)據(jù)接收發(fā)送需要 第一時(shí)間；第二集成電路，其與位寬比所述第一總線寬度大的第二總線寬度的第二數(shù)據(jù)總 線連接，每次數(shù)據(jù)接收發(fā)送需要比第一時(shí)間長的第二時(shí)間；和中繼電路，其與第一數(shù)據(jù)總線 及第二數(shù)據(jù)總線連接，經(jīng)由各總線與第一集成電路及第二集成電路接收發(fā)送數(shù)據(jù)，所述第一集成電路輸出第一讀出信號和應(yīng)該接收的讀出數(shù)據(jù)的讀出源地址，并從所述 中繼電路取得應(yīng)該接收的數(shù)據(jù)，所述中繼電路在從所述第一集成電路接收所述第一讀出信號時(shí)，僅在接收到最初的所 述第一讀出信號時(shí)向所述第二集成電路輸出第二讀出信號，從所述第二集成電路取得與所 述第二數(shù)據(jù)總線的一次訪問相當(dāng)且與所述第一數(shù)據(jù)總線的η次訪問相當(dāng)?shù)臄?shù)據(jù)后，將與所述第一數(shù)據(jù)總線的位寬相當(dāng)?shù)臄?shù)據(jù)即時(shí)輸出到所述第一數(shù)據(jù)總線，并保持剩余的數(shù)據(jù)，之 后針對η次的來自所述第一數(shù)據(jù)總線的所述第一讀出信號，取代對所述第二數(shù)據(jù)總線的訪 問，而將所述保持的數(shù)據(jù)按所述第一數(shù)據(jù)總線的位寬輸出到所述第一集成電路，其中，η是 2以上的整數(shù)，所述第二集成電路根據(jù)從所述中繼電路輸出的所述第二讀出信號，將數(shù)據(jù)從由所述第 一集成電路最初指定的讀出源地址向所述中繼電路輸出。
4.一種集成電路系統(tǒng)，其特征在于，具備第一集成電路，其與具有第一總線寬度的第一數(shù)據(jù)總線連接，每次數(shù)據(jù)接收發(fā)送需要 第一時(shí)間；第二集成電路，其與位寬比所述第一總線寬度大的第二總線寬度的第二數(shù)據(jù)總 線連接，每次數(shù)據(jù)接收發(fā)送需要比第一時(shí)間長的第二時(shí)間；和中繼電路，其與第一數(shù)據(jù)總線 及第二數(shù)據(jù)總線連接，經(jīng)由各總線與第一集成電路及第二集成電路接收發(fā)送數(shù)據(jù)，該集成電路系統(tǒng)在第一讀出模式或第二讀出模式下動作，在所述第一讀出模式下動作時(shí)，所述第一集成電路輸出第一讀出信號、第一器件控制信號和用于讀出下述數(shù)據(jù)的讀出 源地址，所述數(shù)據(jù)是在應(yīng)該連續(xù)接收的讀出數(shù)據(jù)上加上與第二數(shù)據(jù)總線的一次訪問相當(dāng)且 與所述第一數(shù)據(jù)總線的m次訪問相當(dāng)?shù)臄?shù)據(jù)而得到的數(shù)據(jù)，所述第一集成電路從所述中繼 電路接收在應(yīng)該接收的讀出數(shù)據(jù)上加上與所述第二數(shù)據(jù)總線的一次訪問相當(dāng)?shù)亩嘤鄶?shù)據(jù) 而得到的全部數(shù)據(jù)時(shí)，取得除所述多余數(shù)據(jù)之外的所述應(yīng)該接收的讀出數(shù)據(jù)，其中，m是1 以上的整數(shù)，所述中繼電路若從所述第一集成電路接收到所述第一器件控制信號，則每當(dāng)從所述第 一集成電路接收規(guī)定的m次的所述第一讀出信號時(shí)，僅在接收到最初的所述第一讀出信號 時(shí)向所述第二集成電路輸出第二讀出信號，從所述第二集成電路接收并保持與所述第二數(shù) 據(jù)總線的一次訪問相當(dāng)且與所述第一數(shù)據(jù)總線的m次訪問相當(dāng)?shù)臄?shù)據(jù)，然后向所述第一集 成電路輸出數(shù)據(jù)，所述第二集成電路根據(jù)從所述中繼電路輸出的所述第二讀出信號，將數(shù)據(jù)從由所述第 一集成電路最初指定的讀出源地址向所述中繼電路輸出，在所述第二讀出模式下動作時(shí)，所述第一集成電路輸出第一讀出信號、第二器件控制信號和應(yīng)該接收的讀出數(shù)據(jù)的讀 出源地址，并從所述中繼電路取得應(yīng)該接收的數(shù)據(jù)，所述中繼電路若從所述第一集成電路接收到所述第二器件控制信號，則僅在接收到最 初的所述第一讀出信號時(shí)向所述第二集成電路輸出第二讀出信號，從所述第二集成電路取 得與所述第二數(shù)據(jù)總線的一次訪問相當(dāng)且與所述第一數(shù)據(jù)總線的m次訪問相當(dāng)?shù)臄?shù)據(jù)后， 將與所述第一數(shù)據(jù)總線的位寬相當(dāng)?shù)臄?shù)據(jù)即時(shí)輸出到所述第一數(shù)據(jù)總線，并保持剩余的數(shù) 據(jù)，之后針對m次的來自所述第一數(shù)據(jù)總線的所述第一讀出信號，取代對所述第二數(shù)據(jù)總 線的訪問，而將所述保持的數(shù)據(jù)按所述第一數(shù)據(jù)總線的位寬輸出到所述第一集成電路，所述第二集成電路根據(jù)從所述中繼電路輸出的所述第二讀出信號，將數(shù)據(jù)從由所述第 一集成電路最初指定的讀出源地址向所述中繼電路輸出。
5.根據(jù)權(quán)利要求2或4所述的集成電路系統(tǒng)，其特征在于所述中繼電路具備周期計(jì)數(shù)器，該周期計(jì)數(shù)器反復(fù)進(jìn)行與所述第二數(shù)據(jù)總線的一次訪問相當(dāng)?shù)膍次的計(jì)數(shù)，在不能連續(xù)進(jìn)行m次訪問的情況下，將所述周期計(jì)數(shù)器初始化。
6.根據(jù)權(quán)利要求5所述的集成電路系統(tǒng)，其特征在于在由所述第一集成電路使所述第二器件控制信號有效并發(fā)出了寫入信號時(shí)，所述中繼 電路將所述周期計(jì)數(shù)器初始化。
7.根據(jù)權(quán)利要求4所述的集成電路系統(tǒng)，其特征在于還具備對所述第一集成電路進(jìn)行控制的運(yùn)算電路，在所述運(yùn)算電路上動作的軟件被分級化為應(yīng)用程序執(zhí)行部、操作系統(tǒng)執(zhí)行部和驅(qū)動器 執(zhí)行部，針對所述應(yīng)用程序執(zhí)行部的數(shù)據(jù)讀出請求而經(jīng)由所述操作系統(tǒng)執(zhí)行部執(zhí)行請求的 驅(qū)動器控制部，選擇利用所述第一讀出模式和所述第二讀出模式之中的任一種模式。
8.一種集成電路系統(tǒng)中的數(shù)據(jù)寫入方法，其特征在于所述集成電路系統(tǒng)具備第一集成電路，其與具有第一總線寬度的第一數(shù)據(jù)總線連接， 每次數(shù)據(jù)接收發(fā)送需要第一時(shí)間；第二集成電路，其與位寬比所述第一總線寬度大的第二 總線寬度的第二數(shù)據(jù)總線連接，每次數(shù)據(jù)接收發(fā)送需要比第一時(shí)間長的第二時(shí)間；和中繼 電路，其與第一數(shù)據(jù)總線及第二數(shù)據(jù)總線連接，經(jīng)由各總線與第一集成電路及第二集成電 路接收發(fā)送數(shù)據(jù)，所述數(shù)據(jù)寫入方法具備所述第一集成電路輸出寫入數(shù)據(jù)、第一寫入信號和寫入目的地地址的步驟；所述中繼電路從所述第一集成電路接收并保持與n-1次的輸出相當(dāng)?shù)乃鰧懭霐?shù)據(jù)， 并且切斷所述n-1次的所述第一寫入信號，根據(jù)第η次從所述第一集成電路輸出的所述第 一寫入信號來生成針對所述第二集成電路的第二寫入信號，并且將所保持的所述n-1次的 所述寫入數(shù)據(jù)和第η次從所述第一集成電路輸出的所述寫入數(shù)據(jù)輸出到所述第二集成電 路的步驟，其中，η是2以上的整數(shù)；和所述第二集成電路根據(jù)由所述中繼電路生成的所述第二寫入信號，將從所述中繼電路 輸出的所述寫入數(shù)據(jù)寫入到由所述第一集成電路最初輸出的寫入目的地地址中的步驟。
9.一種集成電路系統(tǒng)中的數(shù)據(jù)讀出方法，其特征在于所述集成電路系統(tǒng)具備第一集成電路，其與具有第一總線寬度的第一數(shù)據(jù)總線連接， 每次數(shù)據(jù)接收發(fā)送需要第一時(shí)間；第二集成電路，其與位寬比所述第一總線寬度大的第二 總線寬度的第二數(shù)據(jù)總線連接，每次數(shù)據(jù)接收發(fā)送需要比第一時(shí)間長的第二時(shí)間；和中繼 電路，其與第一數(shù)據(jù)總線及第二數(shù)據(jù)總線連接，經(jīng)由各總線與第一集成電路及第二集成電 路接收發(fā)送數(shù)據(jù)，所述數(shù)據(jù)讀出方法具備所述第一集成電路輸出第一讀出信號和用于讀出下述數(shù)據(jù)的讀出源地址，所述數(shù)據(jù)是 在應(yīng)該連續(xù)接收的讀出數(shù)據(jù)上加上與第二數(shù)據(jù)總線的一次訪問相當(dāng)且與所述第一數(shù)據(jù)總 線的m次訪問相當(dāng)?shù)臄?shù)據(jù)而得到的數(shù)據(jù)，所述第一集成電路從所述中繼電路接收在應(yīng)該接 收的讀出數(shù)據(jù)上加上與所述第二數(shù)據(jù)總線的一次訪問相當(dāng)?shù)亩嘤鄶?shù)據(jù)而得到的全部數(shù)據(jù) 時(shí)，取得除所述多余數(shù)據(jù)之外的所述應(yīng)該接收的讀出數(shù)據(jù)的步驟，其中，m是1以上的整數(shù)；所述中繼電路每當(dāng)從所述第一集成電路接收規(guī)定的m次的所述第一讀出信號時(shí)，僅在 接收到最初的所述第一讀出信號時(shí)向所述第二集成電路輸出第二讀出信號，從所述第二集 成電路接收并保持與所述第二數(shù)據(jù)總線的一次訪問相當(dāng)且與所述第一數(shù)據(jù)總線的m次訪問相當(dāng)?shù)臄?shù)據(jù)，然后向所述第一集成電路輸出數(shù)據(jù)的步驟；和所述第二集成電路根據(jù)從所述中繼電路輸出的所述第二讀出信號，將數(shù)據(jù)從由所述第 一集成電路最初指定的讀出源地址向所述中繼電路輸出的步驟。
10. 一種集成電路系統(tǒng)中的數(shù)據(jù)讀出方法，其特征在于所述集成電路系統(tǒng)具備第一集成電路，其與具有第一總線寬度的第一數(shù)據(jù)總線連接， 每次數(shù)據(jù)接收發(fā)送需要第一時(shí)間；第二集成電路，其與位寬比所述第一總線寬度大的第二 總線寬度的第二數(shù)據(jù)總線連接，每次數(shù)據(jù)接收發(fā)送需要比第一時(shí)間長的第二時(shí)間；和中繼 電路，其與第一數(shù)據(jù)總線及第二數(shù)據(jù)總線連接，經(jīng)由各總線與第一集成電路及第二集成電 路接收發(fā)送數(shù)據(jù)，該數(shù)據(jù)讀出方法具備所述第一集成電路輸出第一讀出信號和應(yīng)該接收的讀出數(shù)據(jù)的讀出源地址，并從所述 中繼電路取得應(yīng)該接收的數(shù)據(jù)的步驟；所述中繼電路在從所述第一集成電路接收所述第一讀出信號時(shí)，僅在接收到最初的所 述第一讀出信號時(shí)向所述第二集成電路輸出第二讀出信號，從所述第二集成電路取得與所 述第二數(shù)據(jù)總線的一次訪問相當(dāng)且與所述第一數(shù)據(jù)總線的η次訪問相當(dāng)?shù)臄?shù)據(jù)后，將與所 述第一數(shù)據(jù)總線的位寬相當(dāng)?shù)臄?shù)據(jù)即時(shí)輸出到所述第一數(shù)據(jù)總線，并保持剩余的數(shù)據(jù)，之 后針對η次的來自所述第一數(shù)據(jù)總線的所述第一讀出信號，取代對所述第二數(shù)據(jù)總線的訪 問，而將所述保持的數(shù)據(jù)按所述第一數(shù)據(jù)總線的位寬輸出到所述第一集成電路的步驟，其 中，η是2以上的整數(shù)；和所述第二集成電路根據(jù)從所述中繼電路輸出的所述第二讀出信號，將數(shù)據(jù)從由所述第 一集成電路最初指定的讀出源地址向所述中繼電路輸出的步驟。
全文摘要
本發(fā)明提供一種集成電路系統(tǒng)、數(shù)據(jù)寫入方法以及數(shù)據(jù)讀出方法。集成電路系統(tǒng)(1)具備第一集成電路(20)，其與具有第一總線寬度的第一數(shù)據(jù)總線連接，數(shù)據(jù)接收發(fā)送需要第一時(shí)間；第二集成電路(40)，其與位寬比第一總線寬度大的第二總線寬度的第二數(shù)據(jù)總線連接，數(shù)據(jù)接收發(fā)送需要比第一時(shí)間長的第二時(shí)間；和中繼電路(30)，其與第一數(shù)據(jù)總線及第二數(shù)據(jù)總線連接，經(jīng)由各總線與第一集成電路及第二集成電路接收發(fā)送數(shù)據(jù)。由此，能夠在集成電路中確保處理所需的時(shí)間，同時(shí)能夠提高集成電路彼此之間的總線中的數(shù)據(jù)傳輸能力。
文檔編號G06F13/14GK101937408SQ20101021571
公開日2011年1月5日 申請日期2010年6月24日 優(yōu)先權(quán)日2009年6月25日
發(fā)明者富田憲一郎, 篠宮徹 申請人:精工愛普生株式會社