專利名稱：：一種針對改進(jìn)邏輯單元的集成電路的工藝映射方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及工藝映射技術(shù)，尤其涉及集成電路的工藝映射方法。
背景技術(shù)：
：FPGA(FieldProgrammableGateArray，現(xiàn)場可編程門陣列)通常包括大量的邏輯單元。圖1示出了一種基本FPGA邏輯單元(logiccell，下稱LC)，其包括查找表(look-uptable,LUT)和DFF(D觸發(fā)器)。4輸入LUT示出具有一組配置存儲單元，共16個，其可以被配置或編程以用于計算任何4輸入的組合邏輯功能。LUT的輸出不僅僅直接連接到LC的輸出，而且還送入D觸發(fā)器的D輸入端，D觸發(fā)器的Q輸出可用作另一個LC輸出。在該邏輯單元內(nèi)，可以提供多路選擇器(multiplexer，即MUX)及其它邏輯以便允許將觸發(fā)器的Q輸出端連接到LUT的某些輸入端。改進(jìn)邏輯單元是在圖1基本邏輯單元基礎(chǔ)上所作出的改進(jìn)，圖加示出了改進(jìn)后的FPGA邏輯單元。為了便于軟件建模，將此改進(jìn)后的邏輯單元分為兩種，一種是組合型的改進(jìn)邏輯單元fC_Comb，另一種是時序型的改進(jìn)邏輯單元(即具備特定功能的寄存器單元)fc_reg。圖2b是組合型的改進(jìn)邏輯單元fc_c0mb示意圖，圖2c是時序型的改進(jìn)邏輯單元fc_reg示意圖。組合型的改進(jìn)邏輯單元可以通過兩級LUT的級聯(lián)方式有效地實(shí)現(xiàn)5輸入LUT、LUT或操作、LUT與操作，具體實(shí)現(xiàn)方式參見圖3、圖4、圖5、圖6。圖3、圖4是分別利用wlutchain結(jié)構(gòu)實(shí)現(xiàn)水平5輸入LUT(H-LUT5)以及垂直5輸入LUT(V-LUT5)的示意圖，圖5是利用buddychain結(jié)構(gòu)實(shí)現(xiàn)LUT或操作的示意圖，圖6是利用buddychain結(jié)構(gòu)實(shí)現(xiàn)LUT與操作的示意圖。通過具備特定功能的寄存器單元可以實(shí)現(xiàn)寄存器的同步功能，包括實(shí)現(xiàn)寄存器的同步復(fù)位、寄存器的同步置位、寄存器的同步數(shù)據(jù)，具體實(shí)現(xiàn)方式參見圖7、圖8、圖9。圖7是寄存器同步復(fù)位實(shí)現(xiàn)示意圖，圖8是寄存器同步置位實(shí)現(xiàn)示意圖，圖9是寄存器同步數(shù)據(jù)實(shí)現(xiàn)示意圖。改進(jìn)型邏輯單元能夠?qū)崿F(xiàn)不同LUT之間的快速邏輯運(yùn)算。此外，改進(jìn)邏輯單元包含一個具備特定功能的寄存器單元，其可以有效支持同步置位、復(fù)位或同步數(shù)據(jù)功能。改進(jìn)型邏輯單元能完整地表示出符合芯片結(jié)構(gòu)的功能特性和設(shè)計模式(滿足一定約束關(guān)系并有最優(yōu)結(jié)構(gòu)的電路)。通過邏輯綜合工具直接將用戶設(shè)計映射成滿足改進(jìn)型邏輯單元功能的結(jié)構(gòu)化網(wǎng)表，保證面積和性能的最優(yōu)。因此，圖2所示的改進(jìn)邏輯單元在面積和時序方面能夠得到更好的結(jié)果。工藝映射(TechnologyMapping)是FPGA設(shè)計流程中連接前端邏輯綜合和后端布局布線的重要橋梁，在這一階段，與工藝無關(guān)的電路網(wǎng)表在一定的硬件約束下映射到工藝庫相關(guān)的結(jié)構(gòu)，F(xiàn)PGA芯片性能在很大程度上取決于邏輯單元的結(jié)構(gòu)及其相應(yīng)的工藝映射方法。目前國內(nèi)外學(xué)術(shù)界對FPGA工藝映射優(yōu)化方法，大多集中在將一般的布爾邏輯電路網(wǎng)表映射為由K輸入LUT組成的電路，具體LUT的輸入數(shù)目由實(shí)際的工藝庫決定，但這些方法只是針對于一個LC中單純的包含一個LUT結(jié)構(gòu)，因此這些方法無法充分利用圖2所示的改進(jìn)型邏輯單元在結(jié)構(gòu)上的優(yōu)勢。
發(fā)明內(nèi)容本發(fā)明提供了一種能解決以上問題的針對改進(jìn)邏輯單元的集成電路的工藝映射方法，以解決改進(jìn)型邏輯單元FPGA的工藝映射問題。在第一方面，本發(fā)明提供了一種工藝映射方法，該方法首先將初始邏輯網(wǎng)表中的通用組合邏輯電路分解成2輸入邏輯單元組成的電路；然后將該2輸入邏輯單元作為一個節(jié)點(diǎn)，以該節(jié)點(diǎn)為根節(jié)點(diǎn)，并基于改進(jìn)邏輯單元對該節(jié)點(diǎn)進(jìn)行分割，再找出該節(jié)點(diǎn)的所有分割；接著預(yù)估每種分割所覆蓋節(jié)點(diǎn)數(shù)量(PGCN)，并預(yù)估相應(yīng)分割實(shí)際所使用的改進(jìn)邏輯單元數(shù)量(PRUN)，再將該覆蓋節(jié)點(diǎn)數(shù)量(PGCN)與實(shí)際使用改進(jìn)邏輯單元數(shù)量(PRUN)之間比值的最大值所對應(yīng)的分割作為最優(yōu)分割；最后將該最優(yōu)分割轉(zhuǎn)換為相應(yīng)改進(jìn)邏輯單元，以便完成由初始邏輯網(wǎng)表到改進(jìn)邏輯單元級別的邏輯網(wǎng)表的工藝映射。進(jìn)一步地，所述每種分割所覆蓋節(jié)點(diǎn)數(shù)量(PGCN)為權(quán)利要求1.一種工藝映射方法，其特征在于，包括步驟a，將初始邏輯網(wǎng)表中的通用組合邏輯電路分解成2輸入邏輯單元組成的電路；步驟b，將所述2輸入邏輯單元作為一個節(jié)點(diǎn)，以該節(jié)點(diǎn)為根節(jié)點(diǎn)，并基于改進(jìn)邏輯單元對該節(jié)點(diǎn)進(jìn)行分割，再找出該節(jié)點(diǎn)的所有分割；步驟c，預(yù)估每種分割所覆蓋節(jié)點(diǎn)數(shù)量(PGCN)，并預(yù)估相應(yīng)分割實(shí)際所使用的改進(jìn)邏輯單元數(shù)量(PRUN)，然后將該覆蓋節(jié)點(diǎn)數(shù)量(PGCN)與實(shí)際使用改進(jìn)邏輯單元數(shù)量(PRUN)之間比值的最大值所對應(yīng)的分割作為最優(yōu)分割；步驟d，將所述最優(yōu)分割轉(zhuǎn)換為相應(yīng)改進(jìn)邏輯單元，以便完成由初始邏輯網(wǎng)表到改進(jìn)邏輯單元級別的邏輯網(wǎng)表的工藝映射。2.如權(quán)利要求1所述的一種工藝映射方法，其特征在于，所述方法還包括以下步驟將通用時序邏輯電路映射成具備特定功能的寄存器。3.如權(quán)利要求2所述的一種工藝映射方法，其特征在于，所述具備特定功能寄存器包括同步復(fù)位電路、同步置位電路、同步數(shù)據(jù)電路。4.如權(quán)利要求1所述的一種工藝映射方法，其特征在于，在所述步驟a之前包括步驟e，采用二叉決策圖(BDD)技術(shù)去除初始邏輯網(wǎng)表中冗余的通用組合邏輯邏輯器件。5.如權(quán)利要求1所述的一種工藝映射方法，其特征在于，在步驟a中，選擇具有最小深度的分解方式對所述通用組合邏輯電路進(jìn)行分解。6.如權(quán)利要求1所述的一種工藝映射方法，其特征在于，在所述步驟d之后包括步驟f，將步驟c中所述的改進(jìn)邏輯單元轉(zhuǎn)換為實(shí)際物理器件。7.如權(quán)利要求1所述的一種工藝映射方法，其特征在于，所述每種分割所覆蓋節(jié)點(diǎn)數(shù)量(PGCN)為，PGCNPGCNPGCN=1+kj^SUBCUTX1mSUBCUTn~FANOUTsubcutx.…..FANOUTsubcuth其中，PGCNsifficmn是所述分割的第η子分割所覆蓋節(jié)點(diǎn)數(shù)量，且η為正整數(shù)，F(xiàn)AN0UTsiraiTn是所述第η子分割SUBCUTn扇出單元的數(shù)量。8.如權(quán)利要求1所述的一種工藝映射方法，其特征在于，所述實(shí)際使用改進(jìn)邏輯單元數(shù)量(TOUN)為，PRUN=RUN+PRUNsubcuti—RUNsubcuti+PGCNSUBCUTn—RUNsubcuth~FANOUTsuecun…..FANOUTsubcut其中，RUN是所述分割實(shí)際所需查找表(LUT)數(shù)量，PRUNsiremn是所述分割的第η子分割實(shí)際使用改進(jìn)邏輯單元數(shù)量，RUNsurcmn是所述第η子分割實(shí)際所需查找表(LUT)數(shù)量，F(xiàn)AN0UTSUBCUTn是所述第η子分割SUBOTI1n扇出單元的數(shù)量。9.如權(quán)利要求8所述的一種工藝映射方法，其特征在于，當(dāng)所述分割為4輸入分割時，RUN=1；當(dāng)所述分割為5輸入或8輸入分割時，RUN=2。10.如權(quán)利要求1所述的一種工藝映射方法，其特征在于，所述改進(jìn)邏輯單元的組合包括LUT4、LUT5、LUTAND和LUTOR。全文摘要本發(fā)明涉及一種針對改進(jìn)邏輯單元的集成電路的工藝映射方法。本發(fā)明方法首先將通用組合邏輯電路分解成2輸入邏輯單元組成的電路；然后將該2輸入邏輯單元作為一個節(jié)點(diǎn)，基于改進(jìn)邏輯單元對該節(jié)點(diǎn)進(jìn)行分割，再找出該節(jié)點(diǎn)的所有分割；然后將每種分割所覆蓋節(jié)點(diǎn)數(shù)量(PGCN)，與實(shí)際使用改進(jìn)邏輯單元數(shù)量(PRUN)之間比值最大值所對應(yīng)的分割作為最優(yōu)分割；最后將最優(yōu)分割轉(zhuǎn)換為相應(yīng)改進(jìn)邏輯單元。本發(fā)明充分利用改進(jìn)邏輯單元結(jié)構(gòu)上的優(yōu)勢，使改進(jìn)后的電路在面積和時間上更有效率。本發(fā)明能夠廣泛應(yīng)用于集成電路的工藝映射中。文檔編號G06F17/50GK102375905SQ20101026517公開日2012年3月14日申請日期2010年8月27日優(yōu)先權(quán)日2010年8月27日發(fā)明者王海力,魏星申請人:雅格羅技(北京)科技有限公司