專利名稱：：一種基于模式匹配的fpga邏輯綜合方法
技術領域：
：本發(fā)明涉及集成電路，尤其涉及FPGA邏輯綜合方法。
背景技術：
：在IC設計流程中，邏輯綜合是后端設計中一個非常重要的環(huán)節(jié)。邏輯綜合就是根據(jù)芯片制造商提供的基本電路單元庫，將硬件描述語言描述的RTL級(RegisterTransferLevel，寄存器傳輸級)電路轉換為電路結構模型(電路網(wǎng)表)的過程。現(xiàn)有邏輯綜合過程為從原始電路圖出發(fā)，經(jīng)過邏輯分析，得出電路的詳細描述，然后再進行邏輯優(yōu)化，得到簡化的邏輯表達，通過邏輯映射得到與實際電路單元的映射關系，最后基于這種映射關系給出電路分析。FPGA(FieldProgrammableGateArray，現(xiàn)場可編程門陣列)是在PAL、GAL、CPLD等可編程器件基礎上進一步發(fā)展的產(chǎn)物，是作為專用集成電路(ASIC)領域中的一種半定制電路而出現(xiàn)的，F(xiàn)PGA既克服了定制電路的不足，又解決了原有可編程器件門電路數(shù)有限的缺點。圖1示出了一種基本FPGA邏輯單元(logiccell，下稱LC)，其包括查找表(look-uptable，即LUT)和D觸發(fā)器(DFF)。4輸入LUT被示出具有一組配置存儲單元，共16個，其可以被配置或編程以用于計算任何4輸入的組合邏輯功能。LUT的輸出不僅僅直接連接到LC的輸出，而且還送入D觸發(fā)器的D輸入端，D觸發(fā)器的Q輸出可用作另一個LC輸出。在該邏輯單元內(nèi)，可以提供多路選擇器(multiplexer，即MUX)及其它邏輯以便允許將觸發(fā)器的Q輸出端連接到LUT的某些輸入端。另外，邏輯單元的輸出信號可以經(jīng)由一些通用的互連網(wǎng)絡路由到邏輯單元的輸入端，以便構建任何給定的數(shù)字邏輯電路。改進邏輯單元是在圖1基本邏輯單元基礎上所作出的改進，圖2示出了改進后的FPGA邏輯單元。為了便于軟件建模，將此改進后的邏輯單元分為兩種，一種是組合型的改進邏輯單元fC_Comb，另一種是時序型的改進邏輯單元fC_reg。圖3是組合型的改進邏輯單元fc_c0mb示意圖，圖4是時序型的改進邏輯單元fc_reg示意圖。改進邏輯單元能夠實現(xiàn)不同LUT之間的快速邏輯運算。組合型的改進邏輯單元fc_comb包含wlutchain(串聯(lián)鏈)和buddychain(并聯(lián)鏈，伙伴邏輯)。改進型邏輯單元能夠完整地表示出符合芯片結構的功能特性和設計模式，通過邏輯綜合工具直接將用戶設計映射成滿足改進型邏輯單元功能的結構化網(wǎng)表，保證面積和性能的最優(yōu)。因此圖2所示的改進邏輯單元在面積和時序方面能夠得到更好的結果。對于包含改進邏輯單元的FPGA芯片架構，如果采用現(xiàn)有的邏輯綜合方法對其進行邏輯綜合，則不能得到最優(yōu)解，即無法生成由原始FPGA邏輯資源表示的最優(yōu)等價邏輯網(wǎng)表。
發(fā)明內(nèi)容本發(fā)明提供了一種能解決以上問題的基于模式匹配的FPGA邏輯綜合方法。在第一方面，本發(fā)明提供了一種邏輯綜合方法，該方法首先依據(jù)用戶設定的RTL級電路，生成待匹配模塊的數(shù)據(jù)結構；然后加載預定義時序模塊及預定義組合模塊說明；再逐一選取步驟a中RTL級電路中每一待匹配模塊及其相應數(shù)據(jù)結構，然后判定該選取到的待匹配模塊與步驟b中的每個預定義模塊是否匹配；一旦該待匹配模塊與所述預定義模塊中的一個相匹配，則例化該預定義模塊，以便得到映射后的FPGA邏輯資源，進而完成FPGA的邏輯綜合。進一步地，在判定待匹配模塊與預定義模塊是否匹配時，首先檢測該待匹配模塊所屬類型；若該待匹配模塊類型為組合邏輯模塊，則判定該模塊信號數(shù)量與所述預定義組合邏輯模塊信號數(shù)量是否一致；若一致，則繼續(xù)判定該模塊的信號類型與所述預定義組合邏輯模塊信號類型是否一致，若一致，則判定該模塊與該組合邏輯模塊相匹配。進一步地，在判定待匹配模塊與預定義模塊是否匹配時，首先檢測該待匹配模塊所屬類型；若該待匹配模塊類型為時序邏輯模塊時，判定該模塊信號數(shù)量與所述預定義時序邏輯模塊信號數(shù)量是否一致；若一致，則繼續(xù)判定該模塊的信號類型是否與所述預定義時序邏輯模塊信號類型是否一致，若一致，則說明該模塊與該時序邏輯模塊相匹配。進一步地，預定義時序模塊包括支持異步清位和同步置位的寄存器(aClr_Sl0ad_reg)、支持異步置位和同步置位的寄存器(aset_sl0ad_reg)中的一個或多個。進一步地，預定義組合邏輯模塊包括條件加法邏輯運算(condtionaladder)、與常量進行相等比較的邏輯運算(cmp_eq)、與常量進行大于等于比較的邏輯運算(cmp_ge)、查找表之間或運算(lut_or_lut)、查找表之間或非運算(lut_n0r_lut)、查找表之間多路選擇運算(lut_mux_lut)中的一個或多個。進一步地，在預定義模塊為條件加法器情況下，例化后的邏輯電路包括一條多路選擇鏈及一條進位鏈(carrychain)，并且該多路選擇器的控制信號為條件信號，多路選擇器的輸出為進位鏈的輸入。其中，多路選擇鏈由多個多路選擇器組成。進一步地，在預定義模塊為條件加法器情況下，例化后的邏輯電路包括多個組合型改進邏輯單元(fC_Comb)，且該組合型改進邏輯單元(fc_c0mb)通過吸收所述條件加法器中的常量而獲得。進一步地，在預定義模塊為查找表之間或運算(lut_0r_lut)情況下，例化后的邏輯電路為一個伙伴邏輯(buddychain)，且該伙伴邏輯(buddychain)由多個組合型改進邏輯單元(fc_comb)構成。本發(fā)明在傳統(tǒng)邏輯綜合過程中插入一個基于模式匹配的綜合算法，從而得到從RTL級電路到預定義模塊之間的匹配。本發(fā)明的優(yōu)勢體現(xiàn)在片上邏輯資源占有量小，邏輯實現(xiàn)時鐘延遲小，所支持時鐘頻率高，功耗低且能夠在面積和性能之間達到平衡。下面將參照附圖對本發(fā)明的具體實施方案進行更詳細的說明，在附圖中圖1是基本FPGA邏輯單元結構示意圖；圖2是改進FPGA邏輯單元結構示意圖；圖3是組合型的改進邏輯單元示意圖；圖4是時序型的改進邏輯單元示意圖5是本發(fā)明一個實施例的邏輯綜合流程圖；圖6是本發(fā)明一個實施例的模式匹配算法流程圖；圖7是RTL級條件加法器的硬件結構示意圖；圖8是現(xiàn)有技術中對圖7例化成的邏輯電路示意圖；圖9是本發(fā)明一個實施例的對圖7映射后的邏輯電路示意圖；圖10是本發(fā)明另一個實施例的對圖7映射后的邏輯電路示意圖；圖11是RTL級或操作的硬件結構示意圖；圖12是現(xiàn)有技術中對圖11映射后的邏輯電路示意圖；圖13是本發(fā)明一個實施例的對圖11映射后的邏輯電路示意圖。圖14是圖13的內(nèi)部實現(xiàn)示意圖。具體實施例方式圖5是本發(fā)明一個實施例的邏輯綜合流程圖。在步驟510，該步驟是RTL級電路設計階段。在該階段中，用戶通過硬件描述語言(Verilog、VHDL等)描述出其想達到功能。在步驟520，對步驟510中的RTL級電路進行語法掃描，經(jīng)語法掃描后生成語法樹ParserTree，進而確立與細化過程Elaboration生成內(nèi)部數(shù)據(jù)結構EDB(ElaboratedDatabase)。所述語法掃描可以采用常規(guī)的任意一種語法掃描方式，如采用Flex、Flex++、Flexc++等開源軟件工具所生成的掃描程序進行語法掃描，以生成語法樹及內(nèi)部數(shù)據(jù)結構EDB。在步驟530，遍歷步驟520得到的語法樹，并執(zhí)行模式匹配綜合算法(具體算法將通過圖6及其相應說明部分得到更詳盡闡述)。該模式匹配綜合算法用于判定用戶設計的RTL級電路與預定義模塊之間是否匹配，如果匹配則例化該預定義模塊，如果不匹配則執(zhí)行步驟M0。所述預定義模塊包括兩大類，一類是時序型的預定義邏輯模塊，另一類是組合型的預定義邏輯模塊，具體定義如下時序型預定義邏輯模塊rl.aclr_sload_reg支持異步清位和同步置位的寄存器；r2.aset_sload_reg支持異步置位和同步置位的寄存器；組合型預定義邏輯模塊tl.conditional_adder條件加法運算；t2.cmp_eq與一個常量進行相等比較的邏輯運算；t3.cmp_ge與一個常量進行大于等于比較的邏輯運算；6t4.lut_or_lut查找表之間或運算，其對兩個小于或等于4輸入查找表的輸出做‘或’操作；t5.lut_nor_lut查找表之間或非運算，其對兩個小于或等于4輸入查找表的輸出做‘或非’操作；t6.lut_mux_lut查找表之間多路選擇運算，其對兩個小于或等于4輸入查找表的輸出做多路選擇操作；在步驟M0，當判定到用戶設計的RTL級電路與預定義模塊之間不匹配時，首先將RTL級電路翻譯成內(nèi)部邏輯資源，然后將層次化網(wǎng)表展開(flatten)，再執(zhí)行邏輯優(yōu)化處理，并將優(yōu)化處理后的邏輯網(wǎng)絡映射到FPGA邏輯資源。該步驟540是常規(guī)邏輯綜合所必要執(zhí)行的過程，具體方法可參考加州理工大學伯克利分校的開源ABC系統(tǒng)。在步驟550，輸出由FPGA邏輯資源組成的邏輯網(wǎng)表，從而完成邏輯綜合過程。圖6是本發(fā)明一個實施例的模式匹配算法流程圖。在步驟610，根據(jù)用戶所設計的RTL級電路，生成待匹配模塊的數(shù)據(jù)結構，該步驟610即為步驟510、520。其中，待匹配模塊即為用戶所設計的RTL級電路中的一個模塊。一個例子中，用戶通過Verilog語言設計的RTL級條件加法器為alwaysi(*)beginif(e)c=a+1；elsec=a+3；end由此可知，當條件e成立時，輸出變量c等于輸入變量a加上常量1；反之當條件e不成立時，輸出變量c等于輸入變量a加上常量3，因此，待匹配模塊的數(shù)據(jù)結構為模塊類型組合邏輯輸入信號:a，l，3輸出信號c控制信號e......在步驟620，加載預定義模塊說明，該預定義模塊即為前文所述預定義模塊，包括預定義時序邏輯模塊aClr_Sl0ad_reg、aset_sload_reg,以及預定義組合邏輯模塊condtional_adder、cmp_eq、cmp_ge、lut_or_lut、lut_nor_lut、lut_mux_lut。一個例子中，條件加法conditionaladder預定義模塊說明為(*cell=〃COMPARECONST",param_str=“width:masks"*)modulecond_add(A,Y,SEL)；parameterwidth=0；parameterconsta=64'bO；parameterconstb=64'bO；input[width-l:0]A；inputSEL；output[width-l:0]Y；.../*省略具體模塊實現(xiàn)*/endmodule在步驟630，遍歷一個待匹配模塊，即逐一選取RTL級電路中的每一模塊以及相應模塊的數(shù)據(jù)結構。在步驟640，檢測步驟630選取到的待匹配模塊的類型，如果該模塊的類型是組合邏輯，則繼續(xù)執(zhí)行步驟651，如果該模塊的類型是時序邏輯，則繼續(xù)執(zhí)行步驟661。在步驟651，判定待匹配的組合邏輯模塊信號數(shù)量與預定義組合邏輯模塊信號數(shù)量是否匹配，即比較步驟640的組合邏輯模塊信號數(shù)量與哪個或哪些預定義組合邏輯模塊(包括conditional_adder、cmp_eq、cmp_ge、lut_or_lut、lut—nor_lut、lut_mux_lut)信號數(shù)量一致。如果該待匹配的組合邏輯模塊信號數(shù)量與每個預定義組合邏輯模塊信號數(shù)量均不一致，則返回步驟630，即取下一個待匹配模塊，并繼續(xù)對其進行匹配分析；如果該待匹配的組合邏輯模塊信號數(shù)量與某個或某些預定義組合邏輯模塊信號數(shù)量一致(如與conditional_adder信號數(shù)量一致)，則繼續(xù)執(zhí)行步驟652。在步驟652，判定該待匹配模塊的信號類型與步驟651中已被匹配信號數(shù)量的預定義組合邏輯模塊(如conditionaladder)信號類型是否匹配。也就是說，若該預定義組合邏輯模塊包含輸入信號、輸出信號、控制信號，則步驟652比較該待匹配模塊是否也包含輸入信號、輸出信號和控制信號。如果步驟652判定到該待匹配模塊的信號類型與步驟651中預定義組合邏輯模塊的信號類型不一致，則返回步驟630，即取下一個待匹配模塊，并繼續(xù)對其進行匹配分析；如果一致，則繼續(xù)執(zhí)行步驟653。在步驟653，根據(jù)用戶設定的優(yōu)化目標，選擇與該待匹配模塊相匹配的預定義組合邏輯模塊，其中，該優(yōu)化目標包括面積優(yōu)先、性能優(yōu)先、功耗優(yōu)先、以及面積性能平衡等。該步驟653是一個較佳實施方式，當步驟652中待匹配模塊的信號類型與多個預定義組合邏輯模塊的信號類型均得到匹配時，才會執(zhí)行步驟653，以得到到用戶所需要的預定義組合邏輯模塊。在步驟661，判定來自步驟640的待匹配的時序邏輯模塊信號數(shù)量與預定義時序邏輯模塊信號數(shù)量是否匹配。如果該待匹配的時序邏輯模塊信號數(shù)量與每個預定義時序邏輯模塊信號數(shù)量均不一致，則返回步驟630；如果該待匹配的時序邏輯模塊信號數(shù)量與某個或某些預定義時序邏輯模塊信號數(shù)量一致，則繼續(xù)執(zhí)行步驟662。在步驟662，判定該待匹配模塊的信號類型與步驟661中已被匹配信號數(shù)量的預定義時序邏輯模塊的信號類型是否匹配。如果判定到該待匹配模塊的信號類型與該預定義時序邏輯模塊的信號類型不一致，則返回步驟630；如果一致，則繼續(xù)執(zhí)行步驟663。在步驟663，根據(jù)用戶設定的優(yōu)化目標，選擇與該待匹配模塊相匹配的預定義時序邏輯模塊，其中，該優(yōu)化目標包括面積優(yōu)先、性能優(yōu)先、功耗優(yōu)先、以及面積性能平衡等。在步驟670，例化已被匹配的預定義模塊(包括預定義時序邏輯模塊和預定義組合邏輯模塊)，連接該已被匹配的預定義模塊的輸入信號、輸出信號、控制信號等信號，計算該已被匹配的預定義模塊中的各參數(shù)值。下面以已被匹配的預定義模塊是conditionaladder(條件加法器)為例，闡述如何例化該預定義模塊。圖7是RTL級條件加法器的硬件結構示意圖，該硬件結構圖是一種普通條件加法器的硬件結構圖，其表示當條件e成立時，輸出變量c等于輸入變量a加上常量1；當條件e不成立時，輸出變量c等于輸入變量a加上常量3。如果采用普通工藝映射算法，圖7中的條件加法器會被例化成圖8所示邏輯電路。圖8是現(xiàn)有技術中對圖7例化成的邏輯電路示意圖，該邏輯電路包括兩條carrychain(進位鏈)和一條多路選擇鏈。其中，一條進位鏈包括ADD13、ADD12、ADD11、ADD10，另一條進位鏈包括ADD03、ADD02、ADDOl、ADDOO；且該多路選擇鏈由4個多路選擇器MUX構成，并且每個多路選擇器MUX均根據(jù)信號E的值對結果進行選擇。由圖8可以看出，每一邏輯器件都需要占用一個4輸入查找表fC_Comb(組合型的改進邏輯單元)，進而總共需要12個fc_comb(組合型的改進邏輯單元)。圖9是本發(fā)明一個實施例的對圖7例化成的邏輯電路示意圖。圖9是在圖8基礎上，將圖8中的兩條carrychain合并，并將多路選擇鏈的選擇端提前至該合并后carrychain的輸入端，而得到的簡化邏輯電路。圖9中，該邏輯電路包括一條多路選擇鏈及一條進位鏈；其中，該多路選擇鏈由4個多路選擇器MUX組成；該進位鏈由圖8中的兩條進位鏈合并而來。由圖9可以看出，該邏輯電路僅需要8個fC_Comb，因此將圖7例化成圖9，相對于例化成圖8(需要12個fc_c0mb)而言，節(jié)約了硬件資源。進一步地，將圖9邏輯電路進行吸收常量處理，從而得到圖10所示邏輯電路。圖10是本發(fā)明另一個實施例的對圖7映射后的邏輯電路示意圖。具體地，由于LUT的一個特點為，通過其里面的mask值來實現(xiàn)任意輸入數(shù)不大于N的邏輯關系，因此電路中出現(xiàn)常量時，可以將常量吸收到mask內(nèi)部。此外，由于改進型LUT支持輸入數(shù)不大于4的任意邏輯，且圖9電路出現(xiàn)了常量單元，因此可以對圖9電路進行常量吸收。由圖10可以看出，該邏輯電路僅需要4個fc_c0mb，因此相對于圖9大大減少了硬件資源，并且該邏輯電路的深度也減少到了最少層數(shù)(1層)，這也意味著電路時鐘延時進一步得到縮短。下面以已被匹配的預定義模塊lut_0r_lut(查找表之間或運算)為例，闡述如何例化該預定義模塊。lut_or_lut(查找表之間或運算)是指對在2個LUT輸出之間做‘或’操作運算。圖11是RTL級或操作的硬件結構示意圖，該電路的輸入為a[3..0]和b[3..0]，輸出為(a[3]&a[2]&a[l]&a)|(b[3]&b[2]&b[l]&b)。圖12是現(xiàn)有技術中對圖11映射后的邏輯電路示意圖，該邏輯電路包括3個fc_combo圖13是本發(fā)明一個實施例的對圖11映射后的邏輯電路示意圖。由于buddychain具有一個內(nèi)部邏輯資源，因此可以在圖12基礎上采用buddychain結構進而得到圖13所示邏輯電路。由圖13可知，采用圖13所示的邏輯電路僅需要2個fc_c0mb，因此將圖11映射成圖13相對于映射成圖12而言，節(jié)約了硬件資源，并且邏輯電路的深度也減少到了最少層數(shù)(1層)，這也意味著電路時鐘延時進一步得到縮短。顯而易見，在不偏離本發(fā)明的真實精神和范圍的前提下，在此描述的本發(fā)明可以有許多變化。因此，所有對于本領域技術人員來說顯而易見的改變，都應包括在本權利要求書所涵蓋的范圍之內(nèi)。本發(fā)明所要求保護的范圍僅由所述的權利要求書進行限定。權利要求1.一種邏輯綜合方法，其特征在于，包括步驟a，依據(jù)用戶設定的RTL級電路，生成待匹配模塊的數(shù)據(jù)結構；步驟b，加載預定義時序模塊及預定義組合模塊說明；步驟c，逐一選取步驟a中RTL級電路中每一待匹配模塊及其相應數(shù)據(jù)結構，然后判定該選取到的待匹配模塊與步驟b中的每個預定義模塊是否匹配；步驟d，一旦該待匹配模塊與所述預定義模塊中的一個相匹配，則例化該預定義模塊，以便得到映射后的FPGA邏輯資源，進而完成FPGA的邏輯綜合。2.如權利要求1所述的一種邏輯綜合方法，其特征在于，對于步驟c所述與各預定義模塊均不匹配的模塊，首先將該模塊翻譯成內(nèi)部邏輯資源，然后將層次化網(wǎng)表展開，再執(zhí)行邏輯優(yōu)化處理，然后再將優(yōu)化處理后的邏輯網(wǎng)絡映射到FPGA邏輯資源。3.如權利要求1或2所述的一種邏輯綜合方法，其特征在于，在步驟d之后包括輸出由FPGA邏輯資源組成的邏輯網(wǎng)表的步驟。4.如權利要求1所述的一種邏輯綜合方法，其特征在于，步驟c中所述判定待匹配模塊與預定義模塊是否匹配的步驟包括步驟e，檢測該待匹配模塊所屬類型；步驟f，若該待匹配模塊類型為組合邏輯模塊，則判定該模塊信號數(shù)量與所述預定義組合邏輯模塊信號數(shù)量是否一致；若一致，則繼續(xù)判定該模塊的信號類型與所述預定義組合邏輯模塊信號類型是否一致，若一致，則判定該模塊與該組合邏輯模塊相匹配。5.如權利要求1所述的一種邏輯綜合方法，其特征在于，步驟c中所述判定待匹配模塊與預定義模塊是否匹配的步驟包括步驟g，檢測該待匹配模塊所屬類型；步驟h，若該待匹配模塊類型為時序邏輯模塊時，判定該模塊信號數(shù)量與所述預定義時序邏輯模塊信號數(shù)量是否一致；若一致，則繼續(xù)判定該模塊的信號類型是否與所述預定義時序邏輯模塊信號類型是否一致，若一致，則說明該模塊與該時序邏輯模塊相匹配。6.如權利要求4或5所述的一種邏輯綜合方法，其特征在于，包括步驟k，根據(jù)用戶設定的優(yōu)化目標，選擇與該待匹配模塊相匹配的預定義組合或時序邏輯模塊；其中，所述優(yōu)化目標包括面積優(yōu)先、性能優(yōu)先、功耗優(yōu)先以及面積性能平衡中的一個或多個。7.如權利要求1或4所述的一種邏輯綜合方法，其特征在于，所述預定義時序模塊包括支持異步清位和同步置位的寄存器(aClr_sl0ad_reg)、支持異步置位和同步置位的寄存器(aset_sload__reg)中的一個或多個。8.如權利要求1或5所述的一種邏輯綜合方法，其特征在于，所述預定義組合邏輯模塊包括條件加法邏輯運算(condtionaladder)、與常量進行相等比較的邏輯運算(cmp_eq)、與常量進行大于等于比較的邏輯運算(cmp_ge)、查找表之間或運算(lut_0r_lut)、查找表之間或非運算(lut_nor_lut)、查找表之間多路選擇運算(lut_mux_lut)中的一個或多個。9.如權利要求1所述的一種邏輯綜合方法，其特征在于，步驟d之后包括步驟t，連接所述例化后的預定義模塊的輸入信號、輸出信號、控制信號中的一個或多個，并計算該模塊中的各參數(shù)值。10.如權利要求1所述的一種邏輯綜合方法，其特征在于，步驟d所述預定義模塊為條件加法器，例化后的邏輯電路包括一條多路選擇鏈及一條進位鏈(carrychain)；其中，該多路選擇鏈由多個多路選擇器組成；并且所述多路選擇器的控制信號為條件信號，多路選擇器的輸出為所述進位鏈的輸入。11.如權利要求1所述的一種邏輯綜合方法，其特征在于，步驟d所述預定義模塊為條件加法器，例化后的邏輯電路包括多個組合型改進邏輯單元(fC_Comb)，且該組合型改進邏輯單元(fC_Comb)通過吸收所述條件加法器中的常量而獲得。12.如權利要求1所述的一種邏輯綜合方法，其特征在于，步驟d所述預定義模塊為查找表之間或運算(lut_or_lut)，例化后的邏輯電路為一個伙伴邏輯(buddychain)，且該伙伴邏輯(buddychain)由多個組合型改進邏輯單元(fc_c0mb)構成。全文摘要本發(fā)明涉及一種基于模式匹配的FPGA邏輯綜合方法，該方法首先依據(jù)用戶設定的RTL級電路生成待匹配模塊的數(shù)據(jù)結構；然后加載預定義時序模塊及預定義組合模塊說明；再逐一選取中RTL級電路中每一待匹配模塊及其相應數(shù)據(jù)結構，并判定該選取到的待匹配模塊與每個預定義模塊是否匹配；一旦該待匹配模塊與所述預定義模塊中的一個相匹配，則例化該預定義模塊。本發(fā)明的邏輯綜合方法使片上邏輯資源具有更小的占有量，且邏輯實現(xiàn)的時鐘延遲更小，該方法能夠廣泛應用于FPGA邏輯綜合中。文檔編號G06F17/50GK102375906SQ20101026518公開日2012年3月14日申請日期2010年8月27日優(yōu)先權日2010年8月27日發(fā)明者樊平,王海力申請人:雅格羅技(北京)科技有限公司