專利名稱：一種估算集成電路輻照效應(yīng)的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路輻照效應(yīng)的估算方法，屬于集成電路領(lǐng)域。
背景技術(shù)：
以大規(guī)模和超大規(guī)模集成電路技術(shù)為基礎(chǔ)、以計(jì)算機(jī)為核心的信息技術(shù)帶來(lái)了新 的世紀(jì)性產(chǎn)業(yè)革命。超深亞微米器件以其高速、低功耗、大規(guī)模集成、低價(jià)格和高成品率被 廣泛地應(yīng)用在各個(gè)領(lǐng)域。目前我國(guó)航天技術(shù)發(fā)展迅速，航天器上已經(jīng)大量使用大規(guī)模集成 電路。然而，空間輻射環(huán)境中的帶電粒子產(chǎn)生的輻照效應(yīng)會(huì)導(dǎo)致大規(guī)模集成電路功能異常， 嚴(yán)重影響航天器的可靠性及在軌壽命。航天事業(yè)的發(fā)展和宇宙探索的進(jìn)步對(duì)于先進(jìn)集成電 路在空間自然輻射環(huán)境下抗輻照技術(shù)的研究需求十分迫切。近年來(lái)，大規(guī)模集成電路的總劑量輻射效應(yīng)一直是國(guó)內(nèi)外輻射效應(yīng)研究領(lǐng)域的熱 點(diǎn)。半導(dǎo)體器件是組成集成電路的基本元件，X射線、質(zhì)子、中子、重粒子等輻照源在器件中 引起的效應(yīng)直接影響著電路的可靠性。在受輻照后，在氧化層中產(chǎn)生電荷、界面處產(chǎn)生界面 態(tài)等，引起器件閾值漂移、跨導(dǎo)下降、亞閾擺幅增加、泄漏電流增加等等，高能粒子也會(huì)引起 永久損傷如柵擊穿等等。比如，如果許多nMOS晶體管的關(guān)態(tài)電流增大，就會(huì)導(dǎo)致器件的功 耗電流增大。幾十年來(lái)，CMOS集成電路一直遵循摩爾定律不斷發(fā)展。通過(guò)縮小器件尺寸， 不斷提高集成度。隨著器件特征尺寸縮小，器件性能也在不斷變化發(fā)展。但是，器件特征尺 寸的減小也帶來(lái)了各種小尺寸效應(yīng)和可靠性問(wèn)題。對(duì)于從事器件抗輻照加固領(lǐng)域的研究人 員來(lái)說(shuō)，迫切需要了解輻照對(duì)深亞微米器件本身帶來(lái)的新的效應(yīng)，對(duì)在空間環(huán)境、核爆炸輻 射環(huán)境下工作的深亞微米集成電路的輻照響應(yīng)會(huì)產(chǎn)生怎樣新的影響，及其與新型電路工藝 相關(guān)的其它復(fù)雜的失效模式。隨輻射電離總劑量的繼續(xù)增加，閾值電壓漂移越來(lái)越大，原本 應(yīng)該截止的晶體管導(dǎo)通(或相反)時(shí)，器件會(huì)出現(xiàn)邏輯功能錯(cuò)誤，引起數(shù)據(jù)錯(cuò)誤或運(yùn)算錯(cuò) 誤。以往的總劑量效應(yīng)研究都是針對(duì)中小規(guī)模集成電路，特別是門(mén)電路，大規(guī)模集成電路的 總劑量效應(yīng)如何測(cè)試，抗總劑量水平如何評(píng)價(jià)，這些都是需要解決的問(wèn)題。目前抗輻射集成 電路的研制通常是“設(shè)計(jì)——制造——試驗(yàn)”的反復(fù)過(guò)程，代價(jià)非常昂貴，而且一次反復(fù)的 設(shè)計(jì)周期很長(zhǎng)。隨著集成電路規(guī)模愈來(lái)愈大，功能和制造技術(shù)愈來(lái)愈復(fù)雜，所花費(fèi)的成本會(huì) 越來(lái)越高。隨著電路集成度地提高，隔離區(qū)采用新型技術(shù)一溝槽隔離，柵氧本征加固，原 來(lái)用于預(yù)測(cè)集成電路輻照效應(yīng)的方法已經(jīng)不準(zhǔn)確，不能滿足當(dāng)前輻照技術(shù)的應(yīng)用。這些問(wèn) 題迫切需要從事輻照領(lǐng)域的研究人員尋找一種簡(jiǎn)單有效而又準(zhǔn)確的估算集成電路的輻照 效應(yīng)的方法。

發(fā)明內(nèi)容
本發(fā)明借助于計(jì)算機(jī)開(kāi)展輻照損傷仿真模擬，建立一種能夠估算大規(guī)模電路輻射 效應(yīng)的方法。為抗輻射加固電路設(shè)計(jì)、制造、評(píng)估的奠定基礎(chǔ)，進(jìn)一步提高集成電路的抗輻 照性能。對(duì)超深亞微米NMOS器件，輻照在場(chǎng)氧化層中引入大量陷阱電荷，當(dāng)氧化層陷阱電
3荷感生出的電子累計(jì)到一定量后會(huì)導(dǎo)致溝槽隔離STI區(qū)附近的半導(dǎo)體表面反型，在源漏之 間形成導(dǎo)電通路。可以將輻照產(chǎn)生的導(dǎo)電通路看作是一個(gè)寄生晶體管，寄生晶體管的源漏 與主管相同。輻照引起的場(chǎng)氧化層泄漏電流主要是寄生晶體管的漏電流。由于輻照在STI 區(qū)中引入了陷阱電荷，當(dāng)總劑量足夠大時(shí)，輻照后器件的關(guān)態(tài)泄漏電流可以和開(kāi)態(tài)電流相 比擬，輻照引起的泄漏電流起主要作用，開(kāi)關(guān)比下降，最終導(dǎo)致晶體管失效，進(jìn)而致使集成 電路功能紊亂。輻照產(chǎn)生的氧化層陷阱電荷數(shù)隨著輻照劑量的增加而增加，陷阱電荷數(shù)與總劑量 的關(guān)系可以由下式表示Qtrap - δ T2stiD,其中Qtrap是STI中俘獲的電荷，Tsn寄生晶體管有效的柵氧厚度， D是輻照的劑量，δ為擬合系數(shù)。輻照后寄生晶體管的閾值電壓公式可以表示為Vth = Vth(rQteap/C。x，其中Vthtl為寄 生晶體管未受輻照時(shí)的閾值電壓，Cox是柵氧化層電容。對(duì)于NMOS器件，寄生晶體管工作在亞閾區(qū)，漏電流可以表示為
μ WV -VthV ,當(dāng)Vg < vth 時(shí) Λ =4巡hj^^oxr^-1)作))其
We
μ eff是有效載流子遷移率，Φ t是熱電勢(shì)，A，B為擬合系數(shù)。當(dāng) Vg > Vth, (Vg-VDS) > Vth 時(shí) =IdMh) = 1+A Ae-B-DCox r(Vg"Vft"^)VDS
We當(dāng)(Vg-VDS)< Vth 時(shí)/<# =1-勵(lì)=2 1+A Ae-B-D C°x r(Vg-V'A)
we輻照對(duì)PMOS器件的轉(zhuǎn)移特性和輸出特性都沒(méi)有影響。本發(fā)明可通過(guò)電路仿真，預(yù)測(cè)輻照損傷對(duì)集成電路的影響，同時(shí)也可以預(yù)測(cè)電路 的敏感節(jié)點(diǎn)，進(jìn)而為電路的抗輻照加固技術(shù)給予指導(dǎo)，并且可以降低實(shí)驗(yàn)成本，直觀的看到 輻照后電路的性能的變化，比如功耗增力卩、邏輯錯(cuò)誤等。


圖1 :CM0S傳輸門(mén)電路示意圖；圖2 輻照前后傳輸門(mén)的輸出特性比較(dose = 6X 105rad(Si))；圖3 環(huán)形振蕩器電路示意圖；圖4 環(huán)形振蕩器的輸入波形與輻照前后的輸出波形圖的比較；其中圖4(a)為輸 入波形圖；圖4(b)輻照前后的輸出波形圖比較；圖5 總劑量效應(yīng)對(duì)環(huán)振電路的靜態(tài)功耗的影響，其中圖5(a)給出了環(huán)型振蕩器 電路輻照前后靜態(tài)功耗的比較；圖5(a)給出電路的功耗變化率；圖6 開(kāi)關(guān)電路示意圖，vclkU vclk2分別為兩個(gè)時(shí)鐘脈沖；圖7 開(kāi)關(guān)電路的時(shí)鐘脈沖與輻照前后的保持特性比較。其中，圖7(a)vclkl 的脈沖波形；圖7(b)vclk2的脈沖波形；圖7(c)輻照前后開(kāi)關(guān)的保持特性(dose = 6X105rad(Si))。
具體實(shí)施例方式下面通過(guò)具體的實(shí)施例對(duì)本發(fā)明作進(jìn)一步的闡述。采用Verilog-A語(yǔ)言編程來(lái)實(shí)現(xiàn)寄生晶體管的描述，并將其嵌入到商用模型 BSIM3V3模型中，用Hspice進(jìn)行仿真計(jì)算，模型中器件的各項(xiàng)參數(shù)是根據(jù)SMIC 0. 18微米工 藝參數(shù)確定的。通過(guò)電路仿真，可以預(yù)測(cè)輻照損傷對(duì)集成電路的影響，同時(shí)也可以預(yù)測(cè)電路 的敏感節(jié)點(diǎn)，進(jìn)而為電路的抗輻照加固技術(shù)給予指導(dǎo)，并且可以降低實(shí)驗(yàn)成本，直觀的看到 輻照后電路的性能的變化，比如功耗增力卩、邏輯錯(cuò)誤等。具體實(shí)施例電源電壓Vdd為1. 8V。1. CMOS傳輸門(mén)電路CMOS傳輸門(mén)電路的示意圖如圖1所示，當(dāng)C端接低電壓-1. 8V時(shí)TN與TP同時(shí)關(guān) 閉，Vin取OV到+1. 8V范圍內(nèi)的任意值時(shí)，TN和TP均不導(dǎo)通，此時(shí)，開(kāi)關(guān)是斷開(kāi)的，不能傳 送任何信號(hào)。當(dāng)C端接高電壓+1. 8V時(shí)，TN與TP同時(shí)導(dǎo)通，開(kāi)關(guān)打開(kāi)。經(jīng)過(guò)輻照以后，NMOS的關(guān)態(tài)泄漏電流增加導(dǎo)致器件無(wú)法完全關(guān)斷。圖2給出了輻 照前后傳輸門(mén)的輸出特性比較，從圖中可以看到，開(kāi)關(guān)處于關(guān)斷狀態(tài)時(shí)，輻照前，無(wú)論輸入 信號(hào)時(shí)什么，輸出信號(hào)都為0，即不能傳送信號(hào)；輻照后的輸出信號(hào)幾乎和輸入信號(hào)一致， 開(kāi)關(guān)已經(jīng)不能實(shí)現(xiàn)關(guān)斷功能。說(shuō)明輻照會(huì)導(dǎo)致CMOS傳輸門(mén)的開(kāi)關(guān)功能失效。2.環(huán)形振蕩器電路輻照特性的研究環(huán)形振蕩器是電路中經(jīng)常使用的基本電路模塊，它是利用門(mén)電路的固有傳輸延遲 時(shí)間將奇數(shù)個(gè)CMOS反相器首尾相接而成的，如圖3所示。在靜態(tài)下任何一個(gè)CMOS反相器 的輸入和輸出都不可能穩(wěn)定在高電平或低電平，只能處于高、低電平之間。圖4給出了輻照 前的輸入波形圖和輻照前后的輸出波形圖。從圖4(b)中可以看出輻照后環(huán)振電路輸出高 電平比輻照前的電位低，但變化微小，不足以對(duì)電路造成邏輯上的錯(cuò)誤，只會(huì)對(duì)電路的靜態(tài) 功耗帶來(lái)影響。因?yàn)檩椪諏?duì)器件的影響主要是關(guān)態(tài)泄漏電流的增加，對(duì)器件的開(kāi)態(tài)電流影 響不大。圖5(a)給出了環(huán)型振蕩器電路輻照前后靜態(tài)功耗的比較，發(fā)現(xiàn)靜態(tài)功耗隨輻照 劑量的增加而增大，還進(jìn)一步給出了電路的功耗變化率，從圖5(b)可以看出輻照劑量為 6X105rad(Si)時(shí)電路的功耗增加了大約20%。3.時(shí)序邏輯電路的輻照特性研究時(shí)序邏輯電路的功能特點(diǎn)是任意時(shí)刻的輸出不僅取決于該時(shí)刻的輸入，還與信號(hào) 作用前電路原來(lái)的狀態(tài)有關(guān)。選擇應(yīng)用廣泛的開(kāi)關(guān)電路作為研究對(duì)象，圖6給出了開(kāi)關(guān)電 路的示意圖。vclkl、vclk2分別為兩個(gè)時(shí)鐘脈沖，它們的輸入波形及輻照前后P點(diǎn)的電位 變化如圖7所示。從圖7(a)和(b)可以看出，l-12ns時(shí)，vclkl是高電平脈沖，vclk2為低電平脈沖， 此時(shí)NM0S1導(dǎo)通，NM0S2關(guān)閉，使電容CL充分放電；在50ns_60ns時(shí)，vclkl是低電平脈沖， vclk2為高電平脈沖，NM0S2導(dǎo)通，NM0S1關(guān)閉，此時(shí)給電容CL充電，在60ns以后vclk2變 成低電平，NM0S1與NM0S2都處于關(guān)閉狀態(tài)。輻照前，P點(diǎn)的電壓將保持不變；輻照后，NMOS 器件的關(guān)態(tài)泄漏電流增大，使電容放電不完全。如圖7 (c) AB段所示，在0-50ns時(shí)電容被泄 漏電流充電，并保持在0. 8伏左右，大于Vdd/2，產(chǎn)生邏輯錯(cuò)誤，在BC段NMOS導(dǎo)通，對(duì)電容進(jìn)
5行完全充電，P點(diǎn)電位達(dá)到高電平，在CD段兩個(gè)MOS管同時(shí)關(guān)閉，電容處于保持狀態(tài)，從圖 中可以看出，輻照后電容的保持特性下降。
權(quán)利要求
一種集成電路輻照效應(yīng)的估算方法，其特征在于，包括以下步驟a)將受到輻照后的集成電路中的NMOS器件在源、漏之間形成的導(dǎo)電通路作為一個(gè)寄生晶體管；b)利用陷阱電荷數(shù)與總劑量的關(guān)系式Qtrap∝δT2STID，其中Qtrap是STI中俘獲的電荷，TSTI寄生晶體管有效的柵氧厚度，D是輻照的劑量，δ為擬合系數(shù)，得到寄生晶體管的漏電流，從而估算出整個(gè)集成電路的輻照效應(yīng)。
2.如權(quán)利要求1所述的方法，其特征在于，采用Verilog-A語(yǔ)言編程來(lái)實(shí)現(xiàn)上述寄生晶 體管的漏電流計(jì)算。
3.如權(quán)利要求2所述的方法，其特征在于，采用商用模型BSIM3V3模型，用Hspice進(jìn)行仿真計(jì)算。
全文摘要
本發(fā)明涉及一種集成電路輻照效應(yīng)的估算方法，屬于集成電路領(lǐng)域。該估算方法主要包括以下步驟A.將受到輻照后的集成電路中的NMOS器件在源、漏之間形成的導(dǎo)電通路作為一個(gè)寄生晶體管；B.利用陷阱電荷數(shù)與輻照劑量的關(guān)系式Qtrap∝δT2STID，其中Qtrap是STI中俘獲的電荷，TSTI寄生晶體管有效的柵氧厚度，D是輻照劑量，δ為擬合系數(shù)，得到寄生晶體管的漏電流，從而估算出整個(gè)集成電路的輻照效應(yīng)。本發(fā)明可通過(guò)電路仿真，預(yù)測(cè)輻照損傷對(duì)集成電路的影響，同時(shí)也可以預(yù)測(cè)電路的敏感節(jié)點(diǎn)，進(jìn)而為電路的抗輻照加固技術(shù)給予指導(dǎo)，并且可以降低實(shí)驗(yàn)成本。
文檔編號(hào)G06F17/50GK101923596SQ20101027572
公開(kāi)日2010年12月22日 申請(qǐng)日期2010年9月8日 優(yōu)先權(quán)日2010年9月8日
發(fā)明者安霞, 張興, 王思浩, 薛守斌, 譚斐, 黃如 申請(qǐng)人:北京大學(xué)