專利名稱：一種基于dw8051核的soc芯片的可重用驗(yàn)證裝置和驗(yàn)證方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種基于DW8051核的SOC芯片可重用驗(yàn)證裝置和驗(yàn)證方法，屬于集成 電路技術(shù)領(lǐng)域。
背景技術(shù)：
SOC是微電子設(shè)計(jì)領(lǐng)域的一場(chǎng)革命，與傳統(tǒng)的板級(jí)電路不同，SOC設(shè)計(jì)結(jié)合數(shù)字和 模擬技術(shù)，利用IP核可重用技術(shù)和深亞微米技術(shù)，將I/O、各種轉(zhuǎn)換器件、存儲(chǔ)器和微處理 器集成在同一芯片內(nèi)，甚至將電源和電源驅(qū)動(dòng)電路也集成在同一芯片中，從而在一個(gè)芯片 上實(shí)現(xiàn)信號(hào)采集、轉(zhuǎn)換、存儲(chǔ)、處理和I/O等復(fù)雜的系統(tǒng)功能，能夠?qū)崿F(xiàn)系統(tǒng)集成度高、速度 快、功耗低，成本低、開(kāi)發(fā)周期短等很多普通IC沒(méi)有的優(yōu)點(diǎn)。隨著SOC技術(shù)的使用和發(fā)展， SOC成為當(dāng)前集成電路設(shè)計(jì)領(lǐng)域研究的熱點(diǎn)課題。由于SOC系統(tǒng)設(shè)計(jì)是基于之前已通過(guò)設(shè)計(jì)驗(yàn)證的IP核的重用和選擇，因此其驗(yàn)證 關(guān)注的焦點(diǎn)是整個(gè)SOC芯片各模塊互聯(lián)的功能驗(yàn)證，而不是單個(gè)模塊的功能驗(yàn)證。因此盡 管SOC技術(shù)為集成電路的設(shè)計(jì)帶來(lái)了諸多優(yōu)點(diǎn)，但同時(shí)也為如何有效的驗(yàn)證這些越來(lái)越復(fù) 雜的SOC帶來(lái)了更大的挑戰(zhàn)。如何縮短驗(yàn)證時(shí)間、提高驗(yàn)證效率和質(zhì)量以縮短芯片的上市 時(shí)間成為SOC設(shè)計(jì)領(lǐng)域的熱點(diǎn)。驗(yàn)證技術(shù)作為SOC的支持技術(shù)，理論上和技術(shù)上都在不斷的完善中，是伴隨著SOC 技術(shù)的發(fā)展而發(fā)展的。由于現(xiàn)場(chǎng)可編程門陣列(FPGA)和SOC芯片的區(qū)別性，SOC芯片內(nèi)部的ROM和FPGA 內(nèi)部的ROM時(shí)序會(huì)有稍微的差別，不能保證經(jīng)過(guò)FPGA驗(yàn)證的源程序會(huì)一次成功，因此需要 采取一定的保護(hù)措施，采用多種啟動(dòng)方式，如外部ROM啟動(dòng)，外部ROM和SRAM在線調(diào)試等， 以增加芯片的成功率。DW8051核是Synopsys公司Design Ware庫(kù)中的一個(gè)成熟的IP核，基于該IP核設(shè) 計(jì)的SOC系統(tǒng)具有穩(wěn)定性高，可擴(kuò)展能力強(qiáng)，開(kāi)發(fā)周期短，應(yīng)用范圍廣等優(yōu)點(diǎn)。

發(fā)明內(nèi)容
本發(fā)明針對(duì)SOC系統(tǒng)的驗(yàn)證難問(wèn)題，同時(shí)考慮到DW8051核的廣泛應(yīng)用，提供了一 種基于DW8051核的SOC芯片的可重用驗(yàn)證裝置和驗(yàn)證方法，具有效率高，時(shí)間短和易于設(shè) 計(jì)等優(yōu)點(diǎn)。一種基于DW8051核的SOC芯片的可重用驗(yàn)證裝置，驗(yàn)證裝置包括PC上位機(jī)、現(xiàn) 場(chǎng)可編程門陣列及外圍電路，現(xiàn)場(chǎng)可編程門陣列與外圍電路連接，現(xiàn)場(chǎng)可編程門陣列和外 圍電路都與PC上位機(jī)連接；現(xiàn)場(chǎng)可編程門陣列用于模擬SOC芯片邏輯模型，SOC芯片邏輯 模型包括存儲(chǔ)器選擇器、內(nèi)部ROM存儲(chǔ)器、ISP控制器、外部接口控制器、時(shí)鐘復(fù)位模塊和 DW8051核共6個(gè)軟件模塊；SOC芯片邏輯模型由硬件描述語(yǔ)言編寫的代碼經(jīng)過(guò)編譯后下載 到現(xiàn)場(chǎng)可編程門陣列實(shí)現(xiàn)；外圍電路包括擴(kuò)展的外部非易失性ROM模塊、易失性SRAM模塊、串行通訊口模塊和SPI接口模塊，JTAG模塊，其中外部非易失性ROM模塊先與編程器相連 再與PC上位機(jī)相連，SPI接口模塊先與編程器相連再與PC上位機(jī)相連；外圍設(shè)備與現(xiàn)場(chǎng)可 編程門陣列相連。所述的現(xiàn)場(chǎng)可編程門陣列是Altera公司的Cyclone II EP2C20。所述的外部非易失性ROM模塊、易失性SRAM模塊和串行通訊口模塊分別是ATMEL 的 AT28BV256，ISSI 的 IS61LV256AL 和 MAX3232。所述的SPI接口模塊是一個(gè)電壓轉(zhuǎn)換電路，如圖5所示。上述驗(yàn)證裝置的驗(yàn)證方法如下1)模塊級(jí)驗(yàn)證對(duì)SOC芯片邏輯模型中的每個(gè)模塊輸入測(cè)試激勵(lì)，根據(jù)測(cè)試響應(yīng) 來(lái)判斷每個(gè)模塊能否正常工作；2)系統(tǒng)級(jí)原型仿真驗(yàn)證將外部設(shè)備的功能模型和SOC芯片邏輯模型組成一個(gè)整 體，通過(guò)輸入測(cè)試激勵(lì)得到測(cè)試響應(yīng)，來(lái)判斷SOC系統(tǒng)的整體特性是否正常；其中外部設(shè)備 的功能模型是用來(lái)模擬外部器件功能的軟件模塊，模擬外部器件功能的軟件模塊由硬件描述語(yǔ)言編寫。3)現(xiàn)場(chǎng)可編程門陣列原型驗(yàn)證將C語(yǔ)言編寫的源程序的目標(biāo)代碼放入內(nèi)部ROM 模塊中，并將啟動(dòng)端設(shè)為0，利用PC上位機(jī)將編譯好的代碼通過(guò)QuartusII軟件下載到現(xiàn)場(chǎng) 可編程門陣列中，結(jié)合外部的實(shí)際電路驗(yàn)證硬件描述語(yǔ)言編寫的代碼的可行性，同時(shí)利用 QuartusII軟件的SignalTapII嵌入式邏輯分析儀觀察現(xiàn)場(chǎng)可編程門陣列中的內(nèi)部信號(hào)， 便于調(diào)試；4)現(xiàn)場(chǎng)可編程門陣列外部ROM啟動(dòng)方式驗(yàn)證將TOLL0N_VP190編程器與外部非 易失性ROM相連，利用PC上位機(jī)的下載編程器軟件將C語(yǔ)言編寫的源程序的目標(biāo)代碼下載 到外部非易失性ROM中，并將啟動(dòng)端設(shè)為1，然后利用上位機(jī)的QuartusII軟件將編譯好的 由硬件描述語(yǔ)言編寫的代碼通過(guò)JTAG模塊下載到現(xiàn)場(chǎng)可編程門陣列中，上電運(yùn)行即可實(shí) 現(xiàn)外部ROM啟動(dòng)方式驗(yàn)證；5)現(xiàn)場(chǎng)可編程門陣列外部ROM和SRAM在線調(diào)試首先由PC上位機(jī)的下載編 程器軟件將監(jiān)控程序下載到外部非易失性ROM中，并將啟動(dòng)端設(shè)為1，然后利用上位機(jī)的 QuartusII軟件將編譯好的由硬件描述語(yǔ)言編寫的代碼通過(guò)JTAG模塊下載到現(xiàn)場(chǎng)可編程 門陣列中，最后將PC上位機(jī)通過(guò)串行通訊口模塊和現(xiàn)場(chǎng)可編程門陣列相連，此時(shí)在外部 ROM中監(jiān)控程序的引導(dǎo)下，上位機(jī)的KEIL軟件的Monitorfl功能將C語(yǔ)言編寫的源程序的 目標(biāo)代碼通過(guò)串行通訊口模塊下載到外部SRAM中，實(shí)現(xiàn)單步調(diào)試、斷點(diǎn)調(diào)試、全局調(diào)試功 能；6)系統(tǒng)在線編程首先利用上位機(jī)的QuartusII軟件將編譯好的由硬件描述語(yǔ)言 編寫的代碼通過(guò)JTAG模塊下載到現(xiàn)場(chǎng)可編程門陣列中，然后將SPI接口模塊和編程器相 連，通過(guò)上位機(jī)的編程器軟件將C語(yǔ)言編寫的源程序的目標(biāo)代碼下載到現(xiàn)場(chǎng)可編程門陣列 的內(nèi)部ROM中，實(shí)現(xiàn)整個(gè)系統(tǒng)的系統(tǒng)在線編程；7) SOC芯片驗(yàn)證將流片后的實(shí)際的SOC芯片替代本裝置的現(xiàn)場(chǎng)可編程門陣列，首 先采用外部ROM啟動(dòng)方式驗(yàn)證能否正常工作，然后利用SOC外部ROM和SRAM在線調(diào)試，最 后在確保芯片功能正確、程序無(wú)誤的情況下進(jìn)行系統(tǒng)在線編程；在實(shí)際的SOC芯片的驗(yàn)證 調(diào)試過(guò)程中，利用邏輯分析儀進(jìn)行抓取信號(hào)，加快調(diào)試進(jìn)度；
8)完成基于DW8051核的SOC芯片的驗(yàn)證。本驗(yàn)證裝置已成功設(shè)計(jì)完成，并且該驗(yàn)證方法已成功應(yīng)用于加油機(jī)控制系統(tǒng)SOC 芯片的驗(yàn)證，目前該SOC芯片已成功流片。由于DW8051核的廣泛應(yīng)用，該驗(yàn)證裝置對(duì)基于DW8051核SOC芯片的驗(yàn)證具有一 定的通用性，靈活性，可重用性。


圖1是本發(fā)明的驗(yàn)證裝置流程圖。圖2是本發(fā)明的硬件結(jié)構(gòu)框圖。圖3是本發(fā)明中模塊級(jí)驗(yàn)證框圖。圖4是本發(fā)明中系統(tǒng)級(jí)原型仿真驗(yàn)證框圖。圖5是本發(fā)明中SPI接口的電路圖。圖6是本發(fā)明中SOC芯片驗(yàn)證框圖。其中，1、現(xiàn)場(chǎng)可編程門陣列，2、DW8051核，3、存儲(chǔ)器選擇器，4、內(nèi)部ROM存儲(chǔ)器，5、 外部接口控制器，6、時(shí)鐘和復(fù)位模塊，7、ISP控制器，8、存儲(chǔ)器選擇器的啟動(dòng)端，9、外圍設(shè) 備，10、JTAG模塊，11、SPI接口模塊，12、易失性SRAM模塊，13、擴(kuò)展的外部非易失性ROM模 塊，14、編程器，15、串行通訊口模塊，16、PC上位機(jī)，17、測(cè)試激勵(lì)，18、每個(gè)模塊，19、測(cè)試響 應(yīng)，20、SOC芯片邏輯模型，21、外部設(shè)備的功能模型，22、SPI接口輸出(Si)(高電平3. 3V， 低電平為0V)，23、SPI接口輸出(RST)(高電平3. 3V，低電平為0V)J4、SPI接口輸出(SCK) (高電平3. 3V，低電平為0V), 25,3. 3V電壓，26、10K歐的電阻，27、二極管，28、SPI接口輸 入(Si)(高電平5V，低電平為0V)J9、SPI接口高電平5V輸入(RST)(高電平5V，低電平為 0V)，30、SPI接口高電平5V輸入(SCK)(高電平5V，低電平為0V)，31、SOC芯片，32、邏輯分 析儀。
具體實(shí)施例方式下面結(jié)合附圖對(duì)本發(fā)明做進(jìn)一步說(shuō)明。實(shí)施例1 一種基于DW8051核的SOC芯片的可重用驗(yàn)證裝置，如圖2所示，驗(yàn)證裝置包括PC 上位機(jī)16、現(xiàn)場(chǎng)可編程門陣列1及外圍電路，現(xiàn)場(chǎng)可編程門陣列1與外圍電路連接，現(xiàn)場(chǎng)可 編程門陣列1和外圍電路都與PC上位機(jī)16連接；現(xiàn)場(chǎng)可編程門陣列1用于模擬SOC芯片 31的邏輯模型20，SOC芯片邏輯模型20包括存儲(chǔ)器選擇器3、內(nèi)部ROM存儲(chǔ)器4、ISP控制 器7、外部接口控制器5、時(shí)鐘復(fù)位模塊6和DW8051核2共6個(gè)軟件模塊；SOC芯片邏輯模型 20由硬件描述語(yǔ)言編寫的代碼經(jīng)過(guò)編譯后下載到現(xiàn)場(chǎng)可編程門陣列1實(shí)現(xiàn)；外圍電路包括 擴(kuò)展的外部非易失性ROM模塊13、易失性SRAM模塊12、串行通訊口模塊15和SPI接口模 塊11，JTAG模塊10，其中外部非易失性ROM模塊13先與編程器14相連再與PC上位機(jī)16 相連，SPI接口模塊11先與編程器14相連再與PC上位機(jī)16相連；外圍設(shè)備9與現(xiàn)場(chǎng)可編 程門陣列1相連。所述的現(xiàn)場(chǎng)可編程門陣列是Altera公司的Cyclone II EP2C20。所述的外部非易失性ROM模塊、易失性SRAM模塊和串行通訊口模塊分別是ATMEL的 AT28BV256，ISSI 的 IS61LV256AL 和 MAX3232。所述的SPI接口模塊是一個(gè)電壓轉(zhuǎn)換電路，如圖5所示。上述驗(yàn)證裝置的驗(yàn)證方法如下1)模塊級(jí)驗(yàn)證如圖3所示，對(duì)SOC芯片邏輯模型中的每個(gè)模塊輸入測(cè)試激勵(lì)，根 據(jù)測(cè)試響應(yīng)來(lái)判斷每個(gè)模塊能否正常工作；2)系統(tǒng)級(jí)原型仿真驗(yàn)證如圖4所示，將外部設(shè)備的功能模型和SOC芯片邏輯模 型組成一個(gè)整體，通過(guò)輸入測(cè)試激勵(lì)得到測(cè)試響應(yīng)，來(lái)判斷SOC系統(tǒng)的整體特性是否正常； 其中外部設(shè)備的功能模型是用來(lái)模擬外部器件功能的軟件模塊，模擬外部器件功能的軟件 模塊由硬件描述語(yǔ)言編寫。3)現(xiàn)場(chǎng)可編程門陣列原型驗(yàn)證采用圖2給出的硬件結(jié)構(gòu)框圖，將C語(yǔ)言編寫的 源程序的目標(biāo)代碼放入內(nèi)部ROM模塊中，并將啟動(dòng)端設(shè)為0，利用PC上位機(jī)將編譯好的代碼 通過(guò)QuartusII軟件下載到現(xiàn)場(chǎng)可編程門陣列中，結(jié)合外部的實(shí)際電路驗(yàn)證硬件描述語(yǔ)言 編寫的代碼的可行性，同時(shí)利用QuartusII軟件的SignalTapII嵌入式邏輯分析儀觀察現(xiàn) 場(chǎng)可編程門陣列中的內(nèi)部信號(hào)，便于調(diào)試；4)現(xiàn)場(chǎng)可編程門陣列外部ROM啟動(dòng)方式驗(yàn)證采用圖2給出的硬件結(jié)構(gòu)圖，將 WELL0N_VP190編程器與外部非易失性ROM相連，利用PC上位機(jī)的下載編程器軟件將C語(yǔ)言 編寫的源程序的目標(biāo)代碼下載到外部非易失性ROM中，并將啟動(dòng)端設(shè)為1，然后利用上位機(jī) 的QuartusII軟件將編譯好的由硬件描述語(yǔ)言編寫的代碼通過(guò)JTAG模塊下載到現(xiàn)場(chǎng)可編 程門陣列中，上電運(yùn)行即可實(shí)現(xiàn)外部ROM啟動(dòng)方式驗(yàn)證；
5)現(xiàn)場(chǎng)可編程門陣列外部ROM和SRAM在線調(diào)試采用圖2給出的硬件結(jié)構(gòu)圖，首 先由PC上位機(jī)的下載編程器軟件將監(jiān)控程序下載到外部非易失性ROM中，并將啟動(dòng)端設(shè)為 1，然后利用上位機(jī)的QuartusII軟件將編譯好的由硬件描述語(yǔ)言編寫的代碼通過(guò)JTAG模 塊下載到現(xiàn)場(chǎng)可編程門陣列中，最后將PC上位機(jī)通過(guò)串行通訊口模塊和現(xiàn)場(chǎng)可編程門陣 列相連，此時(shí)在外部ROM中監(jiān)控程序的引導(dǎo)下，上位機(jī)的KEIL軟件的Monitor51功能將C 語(yǔ)言編寫的源程序的目標(biāo)代碼通過(guò)串行通訊口模塊下載到外部SRAM中，實(shí)現(xiàn)單步調(diào)試、斷 點(diǎn)調(diào)試、全局調(diào)試功能；6)系統(tǒng)在線編程采用圖2給出的硬件結(jié)構(gòu)圖，首先利用PC上位機(jī)的QuartusII 軟件將編譯好的由硬件描述語(yǔ)言編寫代碼通過(guò)JTAG模塊下載到現(xiàn)場(chǎng)可編程門陣列中，然 后將SPI接口模塊和編程器相連，通過(guò)上位機(jī)的編程器軟件將C語(yǔ)言編寫的源程序的目標(biāo) 代碼下載到現(xiàn)場(chǎng)可編程門陣列的內(nèi)部ROM中，實(shí)現(xiàn)整個(gè)系統(tǒng)的系統(tǒng)在線編程；7) SOC芯片驗(yàn)證采用圖6給出的硬件架構(gòu)圖，將流片后的實(shí)際的SOC芯片替代本 裝置的現(xiàn)場(chǎng)可編程門陣列，首先采用外部ROM啟動(dòng)方式驗(yàn)證能否正常工作，然后利用SOC外 部ROM和SRAM在線調(diào)試，最后在確保芯片功能正確、程序無(wú)誤的情況下進(jìn)行系統(tǒng)在線編程； 在實(shí)際的SOC芯片的驗(yàn)證調(diào)試過(guò)程中，利用孕龍邏輯分析儀進(jìn)行抓取信號(hào)，加快調(diào)試進(jìn)度， 如圖6中32所示；8)完成基于DW8051核的SOC芯片的驗(yàn)證。權(quán)利要求
1.一種基于DW8051核的SOC芯片的可重用驗(yàn)證裝置，其特征在于，該驗(yàn)證裝置包括PC 上位機(jī)、現(xiàn)場(chǎng)可編程門陣列及外圍電路，現(xiàn)場(chǎng)可編程門陣列與外圍電路連接，現(xiàn)場(chǎng)可編程門 陣列和外圍電路都與PC上位機(jī)連接；現(xiàn)場(chǎng)可編程門陣列用于模擬SOC芯片邏輯模型，SOC 芯片邏輯模型包括存儲(chǔ)器選擇器、內(nèi)部ROM存儲(chǔ)器、ISP控制器、外部接口控制器、時(shí)鐘復(fù)位 模塊和DW8051核共6個(gè)軟件模塊；SOC芯片邏輯模型由硬件描述語(yǔ)言編寫的代碼經(jīng)過(guò)編 譯后下載到現(xiàn)場(chǎng)可編程門陣列實(shí)現(xiàn)；外圍電路包括擴(kuò)展的外部非易失性ROM模塊、易失性 SRAM模塊、串行通訊口模塊和SPI接口模塊，JTAG模塊，其中外部非易失性ROM模塊先與編 程器相連再與PC上位機(jī)相連，SPI接口模塊先與編程器相連再與PC上位機(jī)相連；外圍設(shè)備 與現(xiàn)場(chǎng)可編程門陣列相連。
2.如權(quán)利要求1所述的一種基于DW8051核的SOC芯片的可重用驗(yàn)證裝置，其特征在 于，所述的現(xiàn)場(chǎng)可編程門陣列是Altera公司的Cyclone II EP2C20。
3.如權(quán)利要求1所述的一種基于DW8051核的SOC芯片的可重用驗(yàn)證裝置，其特征在 于，所述的外部非易失性ROM模塊、易失性SRAM模塊和串行通訊口模塊分別是ATMEL的 AT28BV256, ISSI 的 IS61LV256AL 和 MAX3232。
4.如權(quán)利要求1所述的一種基于DW8051核的SOC芯片的可重用驗(yàn)證裝置，其特征在 于，所述的SPI接口模塊是一個(gè)電壓轉(zhuǎn)換電路。
5.一種利用權(quán)利要求1所述的基于DW8051核的SOC芯片的可重用驗(yàn)證裝置的驗(yàn)證方 法，其特征在于，驗(yàn)證方法如下1)模塊級(jí)驗(yàn)證對(duì)SOC芯片邏輯模型中的每個(gè)模塊輸入測(cè)試激勵(lì)，根據(jù)測(cè)試響應(yīng)來(lái)判 斷每個(gè)模塊能否正常工作；2)系統(tǒng)級(jí)原型仿真驗(yàn)證將外部設(shè)備的功能模型和SOC芯片邏輯模型組成一個(gè)整體， 通過(guò)輸入測(cè)試激勵(lì)得到測(cè)試響應(yīng)，來(lái)判斷SOC系統(tǒng)的整體特性是否正常；其中外部設(shè)備的 功能模型是用來(lái)模擬外部器件功能的軟件模塊，模擬外部器件功能的軟件模塊由硬件描述 語(yǔ)言編寫；3)現(xiàn)場(chǎng)可編程門陣列原型驗(yàn)證將C語(yǔ)言編寫的源程序的目標(biāo)代碼放入內(nèi)部ROM模 塊中，并將啟動(dòng)端設(shè)為0，利用PC上位機(jī)將編譯好的代碼通過(guò)QuartusII軟件下載到現(xiàn)場(chǎng) 可編程門陣列中，結(jié)合外部的實(shí)際電路驗(yàn)證硬件描述語(yǔ)言編寫的代碼的可行性，同時(shí)利用 QuartusII軟件的SignalTapII嵌入式邏輯分析儀觀察現(xiàn)場(chǎng)可編程門陣列中的內(nèi)部信號(hào)， 便于調(diào)試；4)現(xiàn)場(chǎng)可編程門陣列外部ROM啟動(dòng)方式驗(yàn)證將TOLL0N_VP190編程器與外部非易失 性ROM相連，利用PC上位機(jī)的下載編程器軟件將C語(yǔ)言編寫的源程序的目標(biāo)代碼下載到外 部非易失性ROM中，并將啟動(dòng)端設(shè)為1，然后利用上位機(jī)的QimrtusII軟件將編譯好的由硬 件描述語(yǔ)言編寫的代碼通過(guò)JTAG模塊下載到現(xiàn)場(chǎng)可編程門陣列中，上電運(yùn)行即可實(shí)現(xiàn)外 部ROM啟動(dòng)方式驗(yàn)證；5)現(xiàn)場(chǎng)可編程門陣列外部ROM和SRAM在線調(diào)試首先由PC上位機(jī)的下載編程器軟件 將監(jiān)控程序下載到外部非易失性ROM中，并將啟動(dòng)端設(shè)為1，然后利用上位機(jī)的QuartusII 軟件將編譯好的由硬件描述語(yǔ)言編寫的代碼通過(guò)JTAG模塊下載到現(xiàn)場(chǎng)可編程門陣列中， 最后將PC上位機(jī)通過(guò)串行通訊口模塊和現(xiàn)場(chǎng)可編程門陣列相連，此時(shí)在外部非易失性ROM 中監(jiān)控程序的引導(dǎo)下，上位機(jī)的KEIL軟件的Monitorfl功能將C語(yǔ)言編寫的源程序的目標(biāo)代碼通過(guò)串行通訊口模塊下載到外部SRAM中，實(shí)現(xiàn)單步調(diào)試、斷點(diǎn)調(diào)試、全局調(diào)試功能；6)系統(tǒng)在線編程首先利用上位機(jī)的QuartusII軟件將編譯好的由硬件描述語(yǔ)言編寫 代碼通過(guò)JTAG模塊下載到現(xiàn)場(chǎng)可編程門陣列中，然后將SPI接口模塊和編程器相連，通過(guò) 上位機(jī)的編程器軟件將C語(yǔ)言編寫的源程序的目標(biāo)代碼下載到現(xiàn)場(chǎng)可編程門陣列的內(nèi)部 ROM中，實(shí)現(xiàn)整個(gè)系統(tǒng)的系統(tǒng)在線編程；7)SOC芯片驗(yàn)證將流片后的實(shí)際的SOC芯片替代本裝置的現(xiàn)場(chǎng)可編程門陣列，首先采 用外部ROM啟動(dòng)方式驗(yàn)證能否正常工作，然后利用SOC外部ROM和SRAM在線調(diào)試，最后在 確保芯片功能正確、程序無(wú)誤的情況下進(jìn)行系統(tǒng)在線編程；在實(shí)際的SOC芯片的驗(yàn)證調(diào)試 過(guò)程中，利用孕龍邏輯分析儀進(jìn)行抓取信號(hào)，加快調(diào)試進(jìn)度；8)完成基于DW8051核的SOC芯片的驗(yàn)證。
全文摘要
一種基于DW8051核的SOC芯片的可重用驗(yàn)證裝置和驗(yàn)證方法，屬于集成電路技術(shù)領(lǐng)域。裝置包括PC上位機(jī)、現(xiàn)場(chǎng)可編程門陣列及外圍電路，現(xiàn)場(chǎng)可編程門陣列和外圍電路都與PC上位機(jī)連接；現(xiàn)場(chǎng)可編程門陣列用于模擬SOC芯片邏輯模型，SOC芯片邏輯模型包括存儲(chǔ)器選擇器、內(nèi)部ROM存儲(chǔ)器、ISP控制器、外部接口控制器、時(shí)鐘復(fù)位模塊和DW8051核共6個(gè)軟件模塊；SOC芯片邏輯模型由硬件描述語(yǔ)言編寫的代碼經(jīng)過(guò)編譯后下載到現(xiàn)場(chǎng)可編程門陣列實(shí)現(xiàn)；外圍電路包括擴(kuò)展的外部非易失性ROM模塊、易失性SRAM模塊、串行通訊口模塊和SPI接口模塊，JTAG模塊。本發(fā)明在軟件支持下，能夠完成基于DW8051核的SOC芯片的驗(yàn)證，具有一定的通用性，靈活性，可重用性。
文檔編號(hào)G06F17/50GK102043878SQ201010525729
公開(kāi)日2011年5月4日 申請(qǐng)日期2010年10月29日 優(yōu)先權(quán)日2010年10月29日
發(fā)明者仝紅紅, 徐祥桐, 楊剛強(qiáng), 苗全, 袁東風(fēng), 黃權(quán) 申請(qǐng)人:山東大學(xué)