專利名稱：片上系統(tǒng)調(diào)試驗(yàn)證裝置和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及片上系統(tǒng)(System on Chip,以下簡稱S0C)領(lǐng)域，尤其涉及一種SOC調(diào) 試驗(yàn)證裝置和方法。
背景技術(shù)：
在SOC芯片的前期開發(fā)中，系統(tǒng)的調(diào)試驗(yàn)證是芯片能否開發(fā)成功的關(guān)鍵。一個(gè)復(fù) 雜的SOC的系統(tǒng)，由眾多的IP模塊組成，各個(gè)模塊都要參與整個(gè)系統(tǒng)的驗(yàn)證。在SOC芯片 進(jìn)行前期驗(yàn)證時(shí)，一般會(huì)采用軟核的方式，把各個(gè)IP模塊綜合后，載入現(xiàn)場(chǎng)可編程門陣列 (Field-Programmable Gate Array，以下簡稱 FPGA)平臺(tái)。由于IP模塊的保密性及廠家之間的合作問題，在工作的前期，一般很難拿到IP廠 家的軟核；再就是FPGA平臺(tái)的資源有限，新的IP系統(tǒng)的加入，有時(shí)會(huì)造成系統(tǒng)資源不夠的 情況，這兩種情況，往往會(huì)阻礙開發(fā)的進(jìn)度，降低開發(fā)的效率。針對(duì)此問題，目前，在SOC芯片的前期驗(yàn)證調(diào)試中，在進(jìn)行IP模塊的整合時(shí)，一般 會(huì)更換新的資源更大的FPGA平臺(tái)，加上IP質(zhì)量風(fēng)險(xiǎn)性，這又在很大程度上增加了 SOC芯片 的開發(fā)成本。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題在于提供一種片上系統(tǒng)調(diào)試驗(yàn)證裝置和方法，實(shí)現(xiàn)對(duì) IP硬核和SOC系統(tǒng)進(jìn)行充分的驗(yàn)證，極大提高了 SOC產(chǎn)品的開發(fā)效率，降低了開發(fā)成本。為解決上述技術(shù)問題，本發(fā)明片上系統(tǒng)調(diào)試驗(yàn)證裝置和方法采用如下技術(shù)方案一種片上系統(tǒng)調(diào)試驗(yàn)證裝置，所述片上系統(tǒng)調(diào)試驗(yàn)證裝置與FPGA平臺(tái)為總線連 接，通過所述總線連接，執(zhí)行片上系統(tǒng)SOC調(diào)試驗(yàn)證。包括支持總線連接的IP核單元和FPGA接口單元；所述FPGA接口單元通過所述總線與所述IP核單元相連接，并通過所述總線與 FPGA平臺(tái)相連接。還包括調(diào)試接口單元，與所述IP核單元相連接，用于對(duì)所述IP核單元進(jìn)行實(shí)時(shí)調(diào)試。所述總線為PCI總線。所述總線為高級(jí)微處理器總線架構(gòu)AMBA總線。所述AMBA 總線包括HRDATA[31..0]、冊(cè)DATA[31..0]、HADDR[31..0]、 HRESP [1. . 0]、HBURST [2. . 0]、HSIZE [2. . 0]、HTRANS [1. . 0]、HRESETn, HGRANT, HREADY, HBUSREQ、HWRITE、HCLK。所述調(diào)試接口單元通過JRST、JTCK、JTDI、JTDO、JTMS把JTAG調(diào)試工具與IP核單元連接在一起。所述IP核單元設(shè)置有數(shù)個(gè)為其調(diào)試提供驅(qū)動(dòng)能力的上拉電阻。
所述IP核單元的IP核為IP硬核。一種片上系統(tǒng)調(diào)試驗(yàn)證方法，片上系統(tǒng)調(diào)試驗(yàn)證裝置與FPGA平臺(tái)通過總線相連接，通過IP硬核方式，執(zhí)行片上 系統(tǒng)SOC調(diào)試驗(yàn)證。在本發(fā)明的實(shí)施例中，在前期的SOC系統(tǒng)驗(yàn)證時(shí)，在沒有IP軟核或FPGA平臺(tái)資源 不夠時(shí)，可利用該片上系統(tǒng)調(diào)試驗(yàn)證裝置通過總線把IP核單元與FPGA平臺(tái)連接在一起，對(duì) IP硬核和SOC系統(tǒng)進(jìn)行充分的驗(yàn)證，該裝置極大提高了 SOC產(chǎn)品的開發(fā)效率，降低了開發(fā)成 本。


為了更清楚地說明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例描述 中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些 實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附 圖獲得其他的附圖。圖1為本發(fā)明實(shí)施例片上系統(tǒng)調(diào)試驗(yàn)證裝置的結(jié)構(gòu)示意圖之一；圖2為本發(fā)明實(shí)施例片上系統(tǒng)調(diào)試驗(yàn)證裝置的結(jié)構(gòu)示意圖之二 ；圖3為本發(fā)明實(shí)施例IP核單元的結(jié)構(gòu)示意圖之一；圖4為本發(fā)明實(shí)施例IP核單元的結(jié)構(gòu)示意圖之二 ；圖5為本發(fā)明實(shí)施例IP核單元的結(jié)構(gòu)示意圖之三；圖6為本發(fā)明實(shí)施例IP核單元的結(jié)構(gòu)示意圖之四；圖7為本發(fā)明實(shí)施例FPGA接口單元的結(jié)構(gòu)示意圖；圖8為本發(fā)明實(shí)施例調(diào)試接口單元的結(jié)構(gòu)示意圖；圖9為本發(fā)明實(shí)施例片上系統(tǒng)調(diào)試驗(yàn)證方法的流程圖。附圖標(biāo)記說明1-片上系統(tǒng)調(diào)試驗(yàn)證裝 2-FPGA平臺(tái)； 11-IP核單元；置；12-FPGA接口單元；13-調(diào)試接口單元。
具體實(shí)施例方式下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完 整地描述，顯然，所描述的實(shí)施例是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā) 明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施 例，都屬于本發(fā)明保護(hù)的范圍。本發(fā)明實(shí)施例提供一種片上系統(tǒng)調(diào)試驗(yàn)證裝置和方法，實(shí)現(xiàn)對(duì)IP硬核和SOC系統(tǒng) 進(jìn)行充分的驗(yàn)證，極大提高了 SOC產(chǎn)品的開發(fā)效率，降低了開發(fā)成本。本發(fā)明實(shí)施例提供一種片上系統(tǒng)調(diào)試驗(yàn)證裝置，如圖1所示，該片上系統(tǒng)調(diào)試驗(yàn) 證裝置1與FPGA平臺(tái)2為總線連接，通過所述總線連接，執(zhí)行片上系統(tǒng)SOC調(diào)試驗(yàn)證。在前期的SOC系統(tǒng)驗(yàn)證時(shí)，在沒有IP軟核或FPGA平臺(tái)資源不夠時(shí)，可利用該片上 系統(tǒng)調(diào)試驗(yàn)證裝置通過總線把IP核單元與FPGA平臺(tái)連接在一起，對(duì)IP硬核和SOC系統(tǒng)進(jìn) 行充分的驗(yàn)證，該裝置極大提高了 SOC產(chǎn)品的開發(fā)效率，降低了開發(fā)成本。
進(jìn)一步地，如圖2所示，本發(fā)明一個(gè)優(yōu)選的實(shí)施例中，該片上系統(tǒng)調(diào)試驗(yàn)證裝置1 包括支持總線連接的IP核單元11和FPGA接口單元12 ；所述FPGA接口單元12通過所述總線與所述IP核單元11相連接，并通過所述總 線與FPGA平臺(tái)2相連接。再進(jìn)一步地，該裝置還包括調(diào)試接口單元13，與所述IP核單元11相連接，用于對(duì)所述IP核單元11進(jìn)行實(shí)時(shí)調(diào)試ο進(jìn)一步地，上述總線為可以實(shí)現(xiàn)的各種總線，例如所述總線為PCI總線，在本實(shí)施 例中，優(yōu)選為，所述總線為高級(jí)微處理器總線架構(gòu)AMBA總線。進(jìn)一步地，所述IP核單元的IP核為IP硬核。通過IP硬核的方式，實(shí)現(xiàn)對(duì)SOC系 統(tǒng)的FPGA平臺(tái)的調(diào)試驗(yàn)證。以下以一個(gè)具體的實(shí)施例說明本發(fā)明的技術(shù)方案，如圖3-圖6所示，IP核單元 為肌(包括肌4州18州1(州10)，肌為具有AMBA總線的IP核單元，該IP核單元的IP核為 IP硬核，通過AMBA總線與FPGA平臺(tái)連接，以進(jìn)行SOC系統(tǒng)的調(diào)試驗(yàn)證。需要用到的AMBA 總線包括 HRDATA[31. . 0]、HWDATA[31. . 0]、HADDR[31. . 0]、HRESP[1. . 0]、HBURST[2. . 0]、 HSIZE[2. · 0]、HTRANS[1. · 0]、HRESETn、HGRANT、HREADY、HBUSREQ、HWRITE、HCLK。如圖 7 所 示，C0N2為FPGA接口，通過該接口可把FPGA平臺(tái)與IP核單元連接在一起。如圖8所示， CONl為JTAG調(diào)試接口，該接口通過JRST、JTCK、JTDI、JTDO、JTMS把JTAG調(diào)試工具與IP核 單元連接在一起，通過此接口，可方便的對(duì)IP核單元的IP硬核進(jìn)行實(shí)時(shí)調(diào)試。進(jìn)一步地， 圖3中的R2、R4、R5、R6、R7為相應(yīng)網(wǎng)絡(luò)的上拉電阻，為其調(diào)試提供驅(qū)動(dòng)能力。在本發(fā)明的實(shí)施例中，在前期的SOC系統(tǒng)驗(yàn)證時(shí)，在沒有IP軟核或FPGA平臺(tái)資源 不夠時(shí)，可利用該片上系統(tǒng)調(diào)試驗(yàn)證裝置通過AMBA總線把IP核單元與FPGA平臺(tái)連接在一 起，通過IP硬核的方式，實(shí)現(xiàn)對(duì)SOC系統(tǒng)的FPGA平臺(tái)驗(yàn)證，該方法通過IP硬核的方式，無 需IP軟核，方便了外置模塊的實(shí)時(shí)調(diào)試，有效節(jié)省了 FPGA平臺(tái)的系統(tǒng)資源，該裝置極大提 高了 SOC產(chǎn)品的開發(fā)效率，降低了開發(fā)成本。本發(fā)明實(shí)施例還提供了一種利用上述片上系統(tǒng)調(diào)試驗(yàn)證裝置進(jìn)行片上系統(tǒng)調(diào)試 驗(yàn)證的方法，如圖9所示，該方法包括步驟101、片上系統(tǒng)調(diào)試驗(yàn)證裝置與FPGA平臺(tái)通過總線相連接，通過IP硬核方式， 執(zhí)行片上系統(tǒng)SOC調(diào)試驗(yàn)證。如圖2所示，該片上系統(tǒng)調(diào)試驗(yàn)證裝置1包括支持總線連接的IP核單元11和 FPGA接口單元12 ；其中，IP核單元的IP核為IP硬核，通過總線與FPGA接口單元12相連 接，并進(jìn)一步通過FPGA接口單元12與FPGA平臺(tái)2總線連接，以通過IP硬核的驗(yàn)證，實(shí)現(xiàn) SOC系統(tǒng)的FPGA平臺(tái)調(diào)試驗(yàn)證。該片上系統(tǒng)調(diào)試驗(yàn)證裝置1還包括調(diào)試接口單元13，與IP核單元11相連接，用 于對(duì)IP核單元11進(jìn)行實(shí)時(shí)調(diào)試。進(jìn)一步地，上述總線優(yōu)選為高級(jí)微處理器總線架構(gòu)AMBA總線。在本發(fā)明的實(shí)施例中，在前期的SOC系統(tǒng)驗(yàn)證時(shí)，在沒有IP軟核或FPGA平臺(tái)資源 不夠時(shí)，可利用該片上系統(tǒng)調(diào)試驗(yàn)證裝置通過AMBA總線把IP核單元與FPGA平臺(tái)連接在一 起，通過IP硬核的方式，實(shí)現(xiàn)對(duì)SOC系統(tǒng)的FPGA平臺(tái)驗(yàn)證，該方法采用IP硬核方式，無需IP軟核，方便了外置模塊的實(shí)時(shí)調(diào)試，有效節(jié)省了 FPGA平臺(tái)的系統(tǒng)資源，極大提高了 SOC產(chǎn) 品的開發(fā)效率，降低了開發(fā)成本。通過以上的實(shí)施方式的描述，所屬領(lǐng)域的技術(shù)人員可以清楚地了解到本發(fā)明可借 助軟件加必需的通用硬件的方式來實(shí)現(xiàn)，當(dāng)然也可以通過硬件，但很多情況下前者是更佳 的實(shí)施方式?；谶@樣的理解，本發(fā)明的技術(shù)方案本質(zhì)上或者說對(duì)現(xiàn)有技術(shù)做出貢獻(xiàn)的部 分可以以軟件產(chǎn)品的形式體現(xiàn)出來，該計(jì)算機(jī)軟件產(chǎn)品存儲(chǔ)在可讀取的存儲(chǔ)介質(zhì)中，如計(jì) 算機(jī)的軟盤，硬盤或光盤等，包括若干指令用以使得一臺(tái)計(jì)算機(jī)設(shè)備(可以是個(gè)人計(jì)算機(jī)， 服務(wù)器，或者網(wǎng)絡(luò)設(shè)備等)執(zhí)行本發(fā)明各個(gè)實(shí)施例所述的方法。以上所述，僅為本發(fā)明的具體實(shí)施方式
，但本發(fā)明的保護(hù)范圍并不局限于此，任何 熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi)，可輕易想到變化或替換，都應(yīng)涵 蓋在本發(fā)明的保護(hù)范圍之內(nèi)。因此，本發(fā)明的保護(hù)范圍應(yīng)以所述權(quán)利要求的保護(hù)范圍為準(zhǔn)。
權(quán)利要求
1.一種片上系統(tǒng)調(diào)試驗(yàn)證裝置，其特征在于，所述片上系統(tǒng)調(diào)試驗(yàn)證裝置與FPGA平臺(tái) 為總線連接，通過所述總線連接，執(zhí)行片上系統(tǒng)SOC調(diào)試驗(yàn)證。
2.根據(jù)權(quán)利要求1所述的裝置，其特征在于，包括 支持總線連接的IP核單元和FPGA接口單元；所述FPGA接口單元通過所述總線與所述IP核單元相連接，并通過所述總線與FPGA平 臺(tái)相連接。
3.根據(jù)權(quán)利要求2所述的裝置，其特征在于，還包括調(diào)試接口單元，與所述IP核單元相連接，用于對(duì)所述IP核單元進(jìn)行實(shí)時(shí)調(diào)試。
4.根據(jù)權(quán)利要求3所述的裝置，其特征在于， 所述總線為PCI總線。
5.根據(jù)權(quán)利要求3所述的裝置，其特征在于， 所述總線為高級(jí)微處理器總線架構(gòu)AMBA總線。
6.根據(jù)權(quán)利要求5所述的裝置，其特征在于，所述 AMBA 總線包括HRDATA[31. . 0]、HWDATA[31. . 0]、HADDR[31. . 0]、HRESP[1. . 0]、 HBURST[2. · 0]、HSIZE[2. · 0]、HTRANS[1. · 0]、HRESETn、HGRANT、HREADY、H β USREQ、HWRITE、 HCLK0
7.根據(jù)權(quán)利要求5所述的裝置，其特征在于，所述調(diào)試接口單元通過JRST、JTCK、JTDI、JTD0、JTMS把JTAG調(diào)試工具與IP核單元連接在一起。
8.根據(jù)權(quán)利要求5所述的裝置，其特征在于，所述IP核單元設(shè)置有數(shù)個(gè)為其調(diào)試提供驅(qū)動(dòng)能力的上拉電阻。
9.根據(jù)權(quán)利要求1-8任一權(quán)利要求所述的裝置，其特征在于， 所述IP核單元的IP核為IP硬核。
10.一種片上系統(tǒng)調(diào)試驗(yàn)證方法，其特征在于，片上系統(tǒng)調(diào)試驗(yàn)證裝置與FPGA平臺(tái)通過總線相連接，通過IP硬核方式，執(zhí)行片上系統(tǒng) SOC調(diào)試驗(yàn)證。
全文摘要
本發(fā)明實(shí)施例公開了一種片上系統(tǒng)調(diào)試驗(yàn)證裝置和方法，涉及SOC領(lǐng)域，實(shí)現(xiàn)對(duì)IP硬核和SOC系統(tǒng)進(jìn)行充分的驗(yàn)證，極大提高了SOC產(chǎn)品的開發(fā)效率，降低了開發(fā)成本。一種片上系統(tǒng)調(diào)試驗(yàn)證裝置，所述片上系統(tǒng)調(diào)試驗(yàn)證裝置與FPGA平臺(tái)為總線連接，通過所述總線連接，執(zhí)行片上系統(tǒng)SOC調(diào)試驗(yàn)證。本發(fā)明應(yīng)用于SOC系統(tǒng)驗(yàn)證。
文檔編號(hào)G06F11/26GK102043699SQ20101052809
公開日2011年5月4日 申請(qǐng)日期2010年11月2日 優(yōu)先權(quán)日2010年11月2日
發(fā)明者楊元成 申請(qǐng)人:青島海信信芯科技有限公司