專利名稱：一種集成電路在制備工藝浮動(dòng)下的靜態(tài)功耗的計(jì)算方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路在制備工藝浮動(dòng)下的靜態(tài)功耗的計(jì)算方法，尤其涉及靜 態(tài)功耗在工藝浮動(dòng)下的近似分布計(jì)算方法，屬于集成電路設(shè)計(jì)技術(shù)領(lǐng)域。
背景技術(shù)：
隨著集成電路器件尺寸的縮小和集成度的提高，電路的功耗已經(jīng)成為集成電路、 尤其是數(shù)字集成電路系統(tǒng)在設(shè)計(jì)時(shí)必須考慮的一項(xiàng)指標(biāo)。因此電路設(shè)計(jì)輔助工具(EDA) 需要對(duì)集成電路功耗進(jìn)行準(zhǔn)確的估計(jì)。隨著集成電路設(shè)計(jì)進(jìn)入深亞微米尺度，尤其是進(jìn)入 65nm節(jié)點(diǎn)之后，電路的靜態(tài)功耗，也就是由不活動(dòng)的數(shù)字門電路單元的漏電流造成的功耗， 已經(jīng)達(dá)到可以和動(dòng)態(tài)功耗、也就是由于數(shù)字門的翻轉(zhuǎn)而引入的功耗同一量級(jí)甚或是更大的 程度。而且，隨著器件尺寸的縮小，靜態(tài)功耗將呈現(xiàn)更快的(指數(shù)級(jí)的)進(jìn)一步的增長(zhǎng)，甚 至可能成為電路功耗的主要部分。因此，對(duì)于電路功耗的分析一定要能夠準(zhǔn)確的分析靜態(tài) 功耗。另一方面，隨著器件尺寸的縮小，集成電路的制造中也顯現(xiàn)出越來越大的工藝浮 動(dòng)。所謂的工藝浮動(dòng)，是由于工藝控制的不理想或者是某些無法控制的物理效應(yīng)導(dǎo)致制造 出來的器件和設(shè)計(jì)中所設(shè)想的無偏差的標(biāo)稱(nominal)器件之間存在不可準(zhǔn)確預(yù)測(cè)的偏 差，也就是器件參數(shù)的實(shí)際值對(duì)比設(shè)計(jì)值存在偏差，體現(xiàn)為在設(shè)計(jì)附近波動(dòng)的一個(gè)隨機(jī)分 布。比如，由于光刻和刻蝕等工藝中的不理想效應(yīng)引起的線邊緣粗糙(LER)造成M0S管溝長(zhǎng) 產(chǎn)生偏差，或是隨著溝道尺寸變小，溝道中的雜質(zhì)濃度出現(xiàn)波動(dòng)的隨機(jī)參雜波動(dòng)(RDF)而 造成M0S管的閾值電壓差生偏差等。這些工藝浮動(dòng)的造成器件參數(shù)呈現(xiàn)某種隨機(jī)性，進(jìn)而 使得電路特性也出現(xiàn)隨機(jī)性，應(yīng)當(dāng)用統(tǒng)計(jì)分布來描述。對(duì)于電路特性的預(yù)測(cè)也隨之要從確 定性的范疇向統(tǒng)計(jì)的范疇演變。工藝浮動(dòng)對(duì)于器件的漏電流的影響尤其大。因?yàn)槠骷穆╇娏鲗?duì)于主要器件參數(shù) 呈現(xiàn)指數(shù)性的依賴，當(dāng)這些參數(shù)發(fā)生較小的浮動(dòng)時(shí)，漏電流就將發(fā)生較大的甚至是成倍的 變化。一般情況下，大多數(shù)器件的參數(shù)在工藝浮動(dòng)下的偏差可以用一個(gè)正態(tài)分布來近似，而 門單元的漏電流則可以用一個(gè)或數(shù)個(gè)這些參數(shù)的線性組合的指數(shù)函數(shù)來描述，因此門單元 的漏電流分布一般為對(duì)數(shù)正態(tài)分布(log-normal)或是幾個(gè)對(duì)數(shù)正態(tài)分布之和。一般可以 把正態(tài)分布的隨機(jī)變量的線性組合的指數(shù)函數(shù)稱為對(duì)數(shù)正態(tài)函數(shù)。現(xiàn)代的數(shù)字集成電路中 可以包含上億個(gè)門單元，電路的靜態(tài)功耗取決于這上億個(gè)門單元的漏電流之和，也就是要 求上億個(gè)對(duì)數(shù)正態(tài)分布之和。更嚴(yán)重的，由于有些器件參數(shù)的浮動(dòng)呈現(xiàn)空間相關(guān)性，也就是 說鄰近的器件的參數(shù)趨向于相似、而遠(yuǎn)離的器件參數(shù)趨向于無關(guān)，這上億個(gè)對(duì)數(shù)正態(tài)分布 之間也具有相關(guān)性。這使得估計(jì)工藝浮動(dòng)下的靜態(tài)功耗的分布變得更為困難。正是由于問題的巨大規(guī)模，以及問題本身的復(fù)雜度(兩個(gè)對(duì)數(shù)正態(tài)分布之和即不 存在已知的閉式表達(dá)式)，現(xiàn)有的解決方案都傾向于采用一種簡(jiǎn)單的近似。在這種近似中， 人們通過種種方法求出電路總的漏電流的平均值、也就是數(shù)學(xué)期望以及方差(也就是統(tǒng)計(jì) 上的前兩階矩)，然后利用一個(gè)具有相同的數(shù)學(xué)期望和方差的單一的對(duì)數(shù)正態(tài)分布來近似電路的總漏電流。由于對(duì)數(shù)正態(tài)分布之和屬于具有重拖尾的分布(heavy-tailed)，前兩階 矩未必能夠很好的描述分布的特性，這種方法的精度往往不高。尤其是人們關(guān)心的電路總 漏電流的尾分布(對(duì)應(yīng)接近于100%的成品率的設(shè)計(jì))，用這種近似不能取得很好的估計(jì)。 盡管對(duì)數(shù)正態(tài)分布的和也是其他一些領(lǐng)域——比如通信領(lǐng)域——所關(guān)心的問題，但是在這 些領(lǐng)域中，所需要求和的分布數(shù)量一般僅為幾十或者幾百，遠(yuǎn)遠(yuǎn)少于集成電路中上千萬或 者上億的規(guī)模，因此在這些領(lǐng)域中一些行之有效的方法出于復(fù)雜度的考慮無法直接應(yīng)用到 集成電路靜態(tài)功耗的估計(jì)中。金融風(fēng)險(xiǎn)領(lǐng)域中的研究者通過條件期望相關(guān)的計(jì)算，提出了一種利用共單調(diào)的 (既一組隨機(jī)變量之間同時(shí)變大或者變小的行為)對(duì)數(shù)正態(tài)分布之和來近似一般的相關(guān)的 對(duì)數(shù)正態(tài)分布之和的方法，在該領(lǐng)域中取得了較好的結(jié)果，能夠準(zhǔn)確估計(jì)和分布。由于該 領(lǐng)域的問題規(guī)模也遠(yuǎn)遠(yuǎn)小于集成電路的規(guī)模，這種方法直接應(yīng)用到集成電路靜態(tài)功耗分析 中存在精度有限和復(fù)雜度過高兩方面的問題。而本發(fā)明一方面提出了對(duì)一種該方法的改 進(jìn)，使得其進(jìn)度大大改善，另一方面又結(jié)合集成電路中問題的特性，即利用空間相關(guān)性的特 殊結(jié)構(gòu)，把改進(jìn)之后的方法的復(fù)雜度降低到與電路中單元數(shù)目呈線性函數(shù)關(guān)系的水平(既 0(N)的復(fù)雜度)，使得分析對(duì)于實(shí)際規(guī)模的電路也變得可行。

發(fā)明內(nèi)容
本發(fā)明的目的是提出一種集成電路在制備工藝浮動(dòng)下的靜態(tài)功耗的計(jì)算方法，用 于解決現(xiàn)有技術(shù)難以解決大規(guī)模電路的靜態(tài)功耗在工藝浮動(dòng)下的估計(jì)問題，以對(duì)集成電路 靜態(tài)功耗的分布進(jìn)行準(zhǔn)確高效的估計(jì)。本發(fā)明提出的集成電路在制備工藝浮動(dòng)下的靜態(tài)功耗的計(jì)算方法，包括以下步 驟(1)獲取由制備目標(biāo)集成電路的工藝浮動(dòng)引起的器件參數(shù)的浮動(dòng)信息，包括集成 電路中的M0S管的溝長(zhǎng)L、柵極氧化層厚度T。x以及M0S管的閾值電壓Vth的浮動(dòng)信息，以及 M0S管的溝長(zhǎng)L的浮動(dòng)的空間相關(guān)性，分別將M0S管的溝長(zhǎng)L與設(shè)計(jì)值k之間的偏差分布、 柵極氧化層厚度T。x和設(shè)計(jì)值I；之間的偏差分布以及閾值電壓Vth與設(shè)計(jì)值％之間的偏差 分布近似為正態(tài)分布，并分別記為PyPT和Pv，并分別將與PyPT和Pv對(duì)應(yīng)的均值記為i^、mT 和mv，與Pp PT和Pv對(duì)應(yīng)的標(biāo)準(zhǔn)差記為^、sT和sv，M0S管的溝長(zhǎng)L的偏差空間相關(guān)性用空 間相關(guān)性的核函數(shù)表示；(2)根據(jù)上述偏差分布1\、，通過電路仿真分別計(jì)算各個(gè)偏差角落下目標(biāo) 集成電路所使用的數(shù)字單元庫(kù)中各數(shù)字單元在不同工作狀態(tài)時(shí)的漏電流，并存儲(chǔ)為漏電流 庫(kù)，過程如下設(shè)同一個(gè)數(shù)字單元內(nèi)所有M0S管的溝長(zhǎng)、柵極氧化層厚度和閾值電壓分別具有相 同的浮動(dòng)，將要計(jì)算漏電流的角落表示為由M0S管的溝長(zhǎng)、柵極氧化層厚度和閾值電壓構(gòu) 成的三元組(LQ+mL+nLsL，T0+mT+nTsT,V0+mv+nvsv)，其中nL、nT和nv分別為_1 1之間的整數(shù)， 利用電路仿真方法，計(jì)算目標(biāo)集成電路所使用的數(shù)字單元庫(kù)中各數(shù)字單元的每一種工作狀 態(tài)下的每個(gè)角落的漏電流，并將計(jì)算得到的所有漏電流存儲(chǔ)為漏電流庫(kù)；(3)根據(jù)上述空間相關(guān)性核函數(shù)和漏電流庫(kù)，對(duì)目標(biāo)集成電路的靜態(tài)功耗進(jìn)行計(jì) 算，具體過程如下
(3-1)設(shè)目標(biāo)集成電路中的數(shù)字單元為數(shù)字門，共有N個(gè)數(shù)字門，多個(gè)數(shù)字門對(duì)應(yīng) 數(shù)字單元庫(kù)中的同一個(gè)數(shù)字單元，利用邏輯仿真方法或估算方法得到目標(biāo)集成電路中每個(gè) 數(shù)字門在不同工作狀態(tài)下工作的幾率，用Si表示第i個(gè)數(shù)字門在芯片上的位置；(3-2)根據(jù)上述不同工作狀態(tài)的幾率，以及上述漏電流庫(kù)中與該數(shù)字門相對(duì)應(yīng)的 數(shù)字單元在不同工作狀態(tài)時(shí)的漏電流，計(jì)算各個(gè)角落每個(gè)數(shù)字門的漏電流；(3-3)根據(jù)上述各個(gè)角落每個(gè)數(shù)字門的漏電流，用M個(gè)對(duì)數(shù)正態(tài)函數(shù)之和的形式 對(duì)該數(shù)字門在工藝偏差下的漏電流進(jìn)行擬合，得到每個(gè)數(shù)字門的漏電流近似分布，第i個(gè) 數(shù)字門的第m個(gè)對(duì)數(shù)正態(tài)函數(shù)的表達(dá)式為:exp (kiffl0+kifflLPiL+kifflTPiT+kifflVPiV), i = 1,2,……， N，m= 1,2,……，M，其中Pa、PiT*PiV分別為相應(yīng)數(shù)字門中M0S管的溝長(zhǎng)相對(duì)于設(shè)計(jì)值的 偏差、柵極氧化層厚度相對(duì)于設(shè)計(jì)值的偏差和閾值電壓相對(duì)于設(shè)計(jì)值的偏差，kini(l、kini、kM、 kifflV分別為常數(shù)項(xiàng)和各偏差項(xiàng)的系數(shù)，由擬合過程得到；(3-4)根據(jù)上述每個(gè)數(shù)字門的漏電流近似分布、上述各個(gè)數(shù)字門的M0S管的溝長(zhǎng)L 的偏差的空間相關(guān)性核函數(shù)以及上述各數(shù)字門在芯片上的位置Sp計(jì)算出目標(biāo)集成電路漏 電流的平均值和方差；(3-5)根據(jù)上述每個(gè)數(shù)字門的漏電流近似分布、上述每個(gè)數(shù)字門的M0S管的溝長(zhǎng)L 的偏差空間相關(guān)性核函數(shù)、上述各數(shù)字門在芯片上的位置Si以及目標(biāo)集成電路漏電流的平 均值和方差，將目標(biāo)集成電路漏電流近似成MXN個(gè)形式為eXp(aini+biniZ)的隨機(jī)變量的和的 形式，其中Z是同一個(gè)服從正態(tài)分布的隨機(jī)變量，aim和bim分別是指數(shù)上的常數(shù)項(xiàng)系數(shù)和一 階項(xiàng)系數(shù)，計(jì)算過程如下(3-5-1)根據(jù)上述每個(gè)數(shù)字門的漏電流近似分布，構(gòu)造一個(gè)隨機(jī)變量Z，使得Z為 Zim = kifflLPiL+kifflTPiT+kifflVPiV 的線性組合Z = E ^c^Z^,組合系數(shù) cim 由上述 kim(l、kini、kifflT 和 kimV確定；(3-5-2)根據(jù)上述每個(gè)數(shù)字門的M0S管的溝長(zhǎng)L的偏差空間相關(guān)性核函數(shù)、上述各 數(shù)字門在芯片上的位置Si，得到不同數(shù)字門單元的的相關(guān)性，進(jìn)而得到Z和zim之間的相 關(guān)性；(3-5-3)根據(jù)上述Z和Zim之間的相關(guān)性，對(duì)每一個(gè)對(duì)數(shù)正態(tài)函數(shù)exp (kiffl0+kifflLPiL+ kimTPiT+kifflVPiV)求出條件期望:E(exp(kiffl0+kifflLPiL+kifflTPiT+kifflVPiV) Z) = exp ( a ini+^ iniZ)；(3-5-4)將待求的漏電流近似分布的指數(shù)上的常數(shù)項(xiàng)系數(shù)和一階項(xiàng)系數(shù)aim和bim， 表示為在對(duì)應(yīng)的和附近的參數(shù)e的函數(shù)的形式，該函數(shù)形式保證對(duì)任意的e由 Z和aim( e )和bim( e )確定的目標(biāo)集成電路漏電流近似分布的均值和上述目標(biāo)集成電路漏 電流分布的均值一致，并且所有的bim(e)具有相同的符號(hào)；(3-5-5)根據(jù)上述aim和bim用參數(shù)0表示的函數(shù)形式以及上述目標(biāo)集成電路漏 電流分布的方差，計(jì)算得到9使得得到的由aim和bim和Z表示的目標(biāo)集成電路漏電流近似 分布的方差和目標(biāo)集成電路漏電流分布的方差一致；(3-6)根據(jù)目標(biāo)集成電路漏電流的近似形式計(jì)算統(tǒng)計(jì)量。本發(fā)明提出的集成電路在制備工藝浮動(dòng)下的靜態(tài)功耗的計(jì)算方法，其優(yōu)點(diǎn)是首先，本發(fā)明方法中采用多個(gè)對(duì)數(shù)正態(tài)函數(shù)對(duì)門單元的漏電流分布進(jìn)行近似，可 以提高模型的精度，并且又使得問題保持為對(duì)于對(duì)數(shù)正態(tài)分布求和的形式。因此本發(fā)明方 法同樣適用于采用于對(duì)數(shù)正態(tài)函數(shù)對(duì)門單元的漏電流分布進(jìn)行近似的情況。
其次，本發(fā)明方法采用構(gòu)造共單調(diào)的對(duì)數(shù)正態(tài)函數(shù)的和的方法來近似集成電路的 靜態(tài)功耗的分布，這種方法相比現(xiàn)有的使用單個(gè)對(duì)數(shù)正態(tài)函數(shù)來近似的方法在精度上有較 大的改進(jìn)而只增加了很少的復(fù)雜度。本發(fā)明改進(jìn)了來原有的僅僅利用條件期望來構(gòu)造共單 調(diào)的對(duì)數(shù)正態(tài)函數(shù)的方法，通過匹配二階矩來增進(jìn)方法的精度，使得該方法對(duì)于大規(guī)模的 電路也有較好的精度。最后，在具體應(yīng)用到實(shí)際的集成電路的問題中，本發(fā)明充分利用了工藝浮動(dòng)下參 數(shù)的空間相關(guān)性的特殊結(jié)構(gòu)，即參數(shù)的相關(guān)性可用空間相關(guān)性核函數(shù)來進(jìn)行描述。利用這 個(gè)特性，將相關(guān)系數(shù)矩陣和向量的乘積的計(jì)算變成了 0(N)的復(fù)雜度。結(jié)合一些其他的技 巧，使得整個(gè)的計(jì)算的復(fù)雜度為0 (N)而不是原先的0 (N2)，從而使得本發(fā)明方法可以適用于 現(xiàn)代集成電路的規(guī)模。
具體實(shí)施例方式以下進(jìn)一步詳細(xì)介紹本發(fā)明方法的內(nèi)容。本發(fā)明提出一種集成電路在制備工藝浮動(dòng)下的靜態(tài)功耗的計(jì)算方法，其特征在于 該方法包括以下步驟(1)獲取由制備目標(biāo)集成電路的工藝浮動(dòng)引起的器件參數(shù)的浮動(dòng)信息，包括集成 電路中的M0S管的溝長(zhǎng)L、柵極氧化層厚度T。x以及M0S管的閾值電壓Vth的浮動(dòng)信息，以及 M0S管的溝長(zhǎng)L的浮動(dòng)的空間相關(guān)性，分別將M0S管的溝長(zhǎng)L與設(shè)計(jì)值k之間的偏差分布、 柵極氧化層厚度T。x和設(shè)計(jì)值I；之間的偏差分布以及閾值電壓Vth與設(shè)計(jì)值％之間的偏差 分布近似為正態(tài)分布，并分別記為PyPT和Pv，并分別將與PyPT和Pv對(duì)應(yīng)的均值記為i^、mT 和mv，與Pp PT和Pv對(duì)應(yīng)的標(biāo)準(zhǔn)差記為^、sT和sv，M0S管的溝長(zhǎng)L的偏差空間相關(guān)性用空 間相關(guān)性的核函數(shù)表示。該信息一般由芯片代工廠或EDA服務(wù)供應(yīng)商提供，對(duì)于確定的一套已經(jīng)穩(wěn)定下來 的工藝一般只需要進(jìn)行一次，所獲得的信息即可適用于所有采用這套工藝的設(shè)計(jì)。一般而 言溝長(zhǎng)、氧化層厚度和閾值電壓是M0S管主要參數(shù)里和漏電關(guān)系最密切的，我們的方法并 不受限于具體采用的器件參數(shù)的個(gè)數(shù)，在此只是以這三個(gè)參數(shù)為例。獲取工藝浮動(dòng)的信息， 包括空間相關(guān)性的信息是本發(fā)明得以實(shí)施的前提，本發(fā)明并不對(duì)具體獲取方式加以要求， 以下給出一個(gè)一般情況下獲取這些信息的流程(1-1)設(shè)計(jì)測(cè)試結(jié)構(gòu)和制備測(cè)試芯片。設(shè)計(jì)測(cè)試所需的M0S管，這些M0S管具有一 般數(shù)字領(lǐng)域應(yīng)用的尺寸，每一尺寸的M0S管在測(cè)試芯片上進(jìn)行較為均勻的分布，并帶有測(cè) 試所需的外圍電路，利用目標(biāo)集成電路所使用的制備工藝制備這些測(cè)試芯片；(1-2)獲取測(cè)試數(shù)據(jù)。測(cè)試所制備的測(cè)試芯片，根據(jù)電學(xué)測(cè)試的結(jié)果，通過模型擬 合等手段，獲得測(cè)試芯片上的各個(gè)M0S管的溝長(zhǎng)L，柵極氧化層厚度T。x以及閾值電壓Vth的 值(如測(cè)試芯片上對(duì)于給定的標(biāo)稱值<‘ T0, ，有J個(gè)M0S管，則記錄這J個(gè)M0S管的溝 長(zhǎng)Li、L2、……、！^、柵極氧化層厚度I\、T2、……、！\和閾值電壓VpV2、……、\)，這些值 與測(cè)試M0S管在芯片的位置(SpS2、……、S》等信息一并予以記錄；(1-3)獲取工藝浮動(dòng)信息。根據(jù)所記錄的測(cè)試數(shù)據(jù)，計(jì)算M0S實(shí)際溝長(zhǎng)Lj與標(biāo)稱 溝長(zhǎng)k，實(shí)際柵極氧化層厚度L與標(biāo)稱柵極氧化層厚度I，實(shí)際閾值電壓\與標(biāo)稱閾值電 壓V0(j = l，2，……，J)的差值，并計(jì)算出這些差值的平均值??！^！^和叫和標(biāo)準(zhǔn)差^^巧和sv,根據(jù)這些統(tǒng)計(jì)量，可以把這些差值近似成正態(tài)分布，記為&、PT和Pv ；(1-4)獲取溝長(zhǎng)L的工藝浮動(dòng)的空間相關(guān)性。計(jì)算任意一對(duì)M0S管溝長(zhǎng)的差值， 以及該對(duì)M0S管之間的距離，用統(tǒng)計(jì)的方法計(jì)算出溝長(zhǎng)L的相關(guān)性和M0S管距離之間的關(guān) 系，也就是溝長(zhǎng)的空間相關(guān)性，一般表示成空間相關(guān)性和距離的函數(shù)關(guān)系，稱之為空間相關(guān) 性的核函數(shù)；(1-5)如有必要，對(duì)于多個(gè)測(cè)試芯片，對(duì)于多個(gè)測(cè)試晶圓(wafer)和多個(gè)測(cè)試批次 (lot)反復(fù)進(jìn)行(1-2) (1-4)的步驟，利用更大的數(shù)據(jù)集提高統(tǒng)計(jì)量的精度。(2)根據(jù)上述偏差分布1\、，通過電路仿真分別計(jì)算各個(gè)偏差角落下目標(biāo) 集成電路所使用的數(shù)字單元庫(kù)中各數(shù)字單元在不同工作狀態(tài)時(shí)的漏電流，并存儲(chǔ)為漏電流 庫(kù)，過程如下設(shè)同一個(gè)數(shù)字單元內(nèi)所有M0S管的溝長(zhǎng)、柵極氧化層厚度和閾值電壓分別具有相 同的浮動(dòng)，將要計(jì)算漏電流的角落表示為由M0S管的溝長(zhǎng)、柵極氧化層厚度和閾值電壓構(gòu) 成的三元組(LQ+mL+nLsL，T0+mT+nTsT,V0+mv+nvsv)，其中nL、nT和nv分別為_1 1之間的整數(shù)， 利用電路仿真方法，計(jì)算目標(biāo)集成電路所使用的數(shù)字單元庫(kù)中各數(shù)字單元的每一種工作狀 態(tài)下的每個(gè)角落的漏電流，并將計(jì)算得到的所有漏電流存儲(chǔ)為漏電流庫(kù)。實(shí)際操作中， 、叫和nv也可取其他范圍，進(jìn)行計(jì)算的偏差角落也可以不涵蓋這三 者所有的組合。數(shù)字單元庫(kù)中各數(shù)字單元處于不同的工作狀態(tài)將會(huì)導(dǎo)致不同的漏電流，對(duì) 于組合電路而言工作狀態(tài)由輸入的狀態(tài)所決定，而對(duì)于時(shí)序電路則由輸入的狀態(tài)和輸出的 狀態(tài)的所有可能的穩(wěn)態(tài)的組合所決定。在不考慮工藝浮動(dòng)的時(shí)候，為了計(jì)算(確定的)靜 態(tài)功耗，人們也需要建立一個(gè)類似的庫(kù)，在這個(gè)庫(kù)每一個(gè)數(shù)字單元的一種工作狀態(tài)對(duì)應(yīng)一 個(gè)漏電流值，而在考慮工藝浮動(dòng)的情況下，庫(kù)中每一個(gè)數(shù)字單元的一種工作狀態(tài)對(duì)應(yīng)一個(gè) 子表格，子表格中存放了各個(gè)偏差角落下的漏電流。用來自動(dòng)計(jì)算不考慮工藝浮動(dòng)的漏電 流庫(kù)的工具(一般是一些腳本)，稍加改動(dòng)之后就可以用來計(jì)算工藝浮動(dòng)下的漏電流庫(kù)。(3)根據(jù)上述空間相關(guān)性核函數(shù)和漏電流庫(kù)，對(duì)目標(biāo)集成電路的靜態(tài)功耗進(jìn)行計(jì) 算，具體過程如下 (3-1)設(shè)目標(biāo)集成電路中的數(shù)字單元為數(shù)字門，共有N個(gè)數(shù)字門，多個(gè)數(shù)字門對(duì)應(yīng) 數(shù)字單元庫(kù)中的同一個(gè)數(shù)字單元，利用邏輯仿真方法或估算方法得到目標(biāo)集成電路中每個(gè) 數(shù)字門在不同工作狀態(tài)下工作的幾率，用Si表示第i個(gè)數(shù)字門在芯片上的位置；在這里，將數(shù)字單元庫(kù)中的單元稱為數(shù)字單元，而在設(shè)計(jì)中實(shí)例化的單元為數(shù)字 門。數(shù)字門在芯片上的位置由物理設(shè)計(jì)工具提供，而數(shù)字門在各個(gè)工作狀態(tài)下的幾率一般 由邏輯仿真得到。對(duì)于現(xiàn)代的集成電路，由于存儲(chǔ)空間的限制，幾乎不可能在邏輯仿真中記 錄全部信號(hào)的翻轉(zhuǎn)，因此也就不能得到全部信號(hào)的處于0或1的幾率，一般在獲得了一些主 要的信號(hào)的工作幾率之后，通過邏輯傳播結(jié)合經(jīng)驗(yàn)假設(shè)的方式來推算其他信號(hào)處于0或1 的幾率，進(jìn)而得到各個(gè)數(shù)字門在個(gè)工作狀態(tài)下的幾率。本發(fā)明只要求獲得各個(gè)數(shù)字門的工 作幾率，對(duì)于具體獲取方式?jīng)]有要求。(3-2)根據(jù)上述不同工作狀態(tài)的幾率，以及上述漏電流庫(kù)中與該數(shù)字門相對(duì)應(yīng)的 數(shù)字單元在不同工作狀態(tài)時(shí)的漏電流，計(jì)算各個(gè)角落每個(gè)數(shù)字門的漏電流；對(duì)于各個(gè)數(shù)字門，每個(gè)角落的漏電流計(jì)算與不考慮工藝浮動(dòng)時(shí)的漏電流計(jì)算相 似，漏電流的大小是各個(gè)狀態(tài)下數(shù)字門對(duì)應(yīng)的數(shù)字單元的漏電流的加權(quán)平均值，所加的權(quán)重即為數(shù)字門在各個(gè)狀態(tài)下工作的幾率，對(duì)于各個(gè)偏差角落都進(jìn)行這樣的加權(quán)平均計(jì)算， 有多少個(gè)角落，就進(jìn)行多少次。(3-3)根據(jù)上述各個(gè)角落每個(gè)數(shù)字門的漏電流，用M個(gè)對(duì)數(shù)正態(tài)函數(shù)之和的形式 對(duì)該數(shù)字門在工藝偏差下的漏電流進(jìn)行擬合，得到每個(gè)數(shù)字門的漏電流近似分布，第i個(gè) 數(shù)字門的第m個(gè)對(duì)數(shù)正態(tài)函數(shù)的表達(dá)式為:exp (kiffl0+kifflLPiL+kifflTPiT+kifflVPiV), i = 1,2,……， N，m= 1,2,……，M，其中Pa、PiT*PiV分別為相應(yīng)數(shù)字門中M0S管的溝長(zhǎng)相對(duì)于設(shè)計(jì)值的 偏差、柵極氧化層厚度相對(duì)于設(shè)計(jì)值的偏差和閾值電壓相對(duì)于設(shè)計(jì)值的偏差，kini(l、kini、kM、 kifflV分別為常數(shù)項(xiàng)和各偏差項(xiàng)的系數(shù)，由擬合過程得到；對(duì)于每個(gè)數(shù)字門，各個(gè)偏差角落下的漏電流已由上一步的計(jì)算獲得，而各個(gè)偏差 角落各自對(duì)應(yīng)一組Pa、PiT和PiV的取值，因此已經(jīng)獲得了若干組P『PiT和PiV和對(duì)應(yīng)的漏 電流的值，目標(biāo)是將漏電流擬合成PpPiT和PiV的給定形式的函數(shù)，在這里，這個(gè)是形式是M 個(gè)對(duì)數(shù)正態(tài)函數(shù)的和，這是一個(gè)標(biāo)準(zhǔn)的函數(shù)擬合問題，可以用通用的方法求解，比如任何求 解非線性最小二乘的方法，對(duì)于M比較小的情況，可以有更快的求解，對(duì)M = 1，可以化為一 個(gè)簡(jiǎn)單的線性最小二乘的問題，而M = 2也可以由一些簡(jiǎn)單的迭代格式進(jìn)行求解；(3-4)根據(jù)上述每個(gè)數(shù)字門的漏電流近似分布、上述各個(gè)數(shù)字門的M0S管的溝長(zhǎng)L 的偏差的空間相關(guān)性核函數(shù)以及上述各數(shù)字門在芯片上的位置Sp計(jì)算出目標(biāo)集成電路漏 電流的平均值和方差；其中全芯片漏電流是所有數(shù)字門漏電流的和，而不同數(shù)字單元的的相關(guān)性則 根據(jù)⑴中得到的空間相關(guān)性核函數(shù)以及數(shù)字門各自的位置信息得到。這一步屬于一些現(xiàn) 有技術(shù)的研究領(lǐng)域，現(xiàn)有技術(shù)可以保證這一步的復(fù)雜度為0(N)。(3-5)根據(jù)上述每個(gè)數(shù)字門的漏電流近似分布、上述每個(gè)數(shù)字門的M0S管的溝長(zhǎng)L 的偏差空間相關(guān)性核函數(shù)、上述各數(shù)字門在芯片上的位置Si以及目標(biāo)集成電路漏電流的平 均值和方差，將目標(biāo)集成電路漏電流近似成MXN個(gè)形式為eXp(aini+biniZ)的隨機(jī)變量的和的 形式，其中Z是同一個(gè)服從正態(tài)分布的隨機(jī)變量，aim和bim分別是指數(shù)上的常數(shù)項(xiàng)系數(shù)和一 階項(xiàng)系數(shù)，計(jì)算過程如下(3-5-1)根據(jù)上述每個(gè)數(shù)字門的漏電流近似分布，構(gòu)造一個(gè)隨機(jī)變量Z，使得Z為 Zim = kifflLPiL+kifflTPiT+kifflVPiV 的線性組合Z = E ^c^Z^,組合系數(shù) cim 由上述 kim(l、kini、kifflT 和 kimV確定；根據(jù)上述kimQ、kifflL, kifflT和kimV，以及Pp PiT和PiV的分布可以得到Zim的均值和標(biāo) 準(zhǔn)差，分別設(shè)為Uiffl和viffl,則一種ciffl的選擇為exp (uiffl)，另一種為exp (Ziffl)的均值，也就是 exp(uiffl+0. 5Xviffl2)。在得到這些組合系數(shù)之后，求出Z的標(biāo)準(zhǔn)差，可以將這些系數(shù)除以這個(gè) 標(biāo)準(zhǔn)差，使得得到的Z為標(biāo)準(zhǔn)正態(tài)分布，求Z的標(biāo)準(zhǔn)差時(shí)涉及到全體Zim之間的協(xié)方差矩陣 和一些向量進(jìn)行乘積的問題，可以用下一步(3-5-2)中所描述的方法，把這個(gè)計(jì)算的復(fù)雜 度降到0(N)。(3-5-2)根據(jù)上述每個(gè)數(shù)字門的M0S管的溝長(zhǎng)L的偏差空間相關(guān)性核函數(shù)、上述 各數(shù)字門在芯片上的位置Si，能間接得到不同數(shù)字門單元的的相關(guān)性，進(jìn)而得到z和zim 之間的相關(guān)性；由于只在之間存在相關(guān)性，而在PiT和PiV之間不存在相關(guān)性，Ziffl之間的相關(guān) 性由的相關(guān)性和系數(shù)kini、kifflT和kimV決定。Z和全體Zim之間的協(xié)方差可由全體Zim之間的協(xié)方差矩陣和組合系數(shù)cim構(gòu)成的向量的乘積所決定，可結(jié)合Z和各Zim的標(biāo)準(zhǔn)差得到 Z和各Zim之間的相關(guān)性。這樣計(jì)算的復(fù)雜度是0(N2)，對(duì)于現(xiàn)代集成電路，N—般在108量 級(jí)，這個(gè)復(fù)雜度變得不可接受。實(shí)際上，Zim之間的協(xié)方差矩陣可以轉(zhuǎn)化為相關(guān)性矩陣和對(duì) 角陣的乘積，這個(gè)求Z和全體Zim之間的協(xié)方差的問題也就化成了相關(guān)性矩陣和向量乘積的 問題，由于Zim的相關(guān)性由的相關(guān)性決定，而后者由空間相關(guān)性核函數(shù)和各M0S的位置Si 決定，這個(gè)矩陣向量乘積的問題和電磁場(chǎng)計(jì)算中求解由格林函數(shù)和坐標(biāo)位置生成的矩陣與 向量進(jìn)行乘積的問題一致，在電磁場(chǎng)計(jì)算領(lǐng)域中存在一些將這個(gè)計(jì)算在0(N)的復(fù)雜度內(nèi) 完成的方法，利用這些方法，這步的復(fù)雜度可以降到0 (N)。設(shè)Z和Zim之間的相關(guān)系數(shù)為rim(3-5-3)根據(jù)上述Z和Zim之間的相關(guān)性，對(duì)每一個(gè)對(duì)數(shù)正態(tài)函數(shù)exp (kiffl0+kifflLPiL+ kimTPiT+kifflVPiV)求出條件期望:E(exp(kiffl0+kifflLPiL+kifflTPiT+kifflVPiV) Z) = exp ( a ini+^ iniZ)；利用上面的記號(hào)，Zim的均值和標(biāo)準(zhǔn)差分別為uim和vim，而Z和Zip之間的相關(guān)系數(shù) 表示為rim，則簡(jiǎn)單的計(jì)算可以得到a im = uim+0. 5Xvim2X (l_rim2)和3 im = rimXvim。(3-5-4)將待求的漏電流近似分布的指數(shù)上的常數(shù)項(xiàng)系數(shù)和一階項(xiàng)系數(shù)aim和bim， 表示為在對(duì)應(yīng)的和附近的某個(gè)參數(shù)e的函數(shù)的形式，該函數(shù)形式應(yīng)當(dāng)保證對(duì)任意 的9由z和aim(e)和bim(e)確定的目標(biāo)集成電路漏電流近似分布的均值和上述目標(biāo)集 成電路漏電流分布的均值一致，并且所有的bim( 0)具有相同的符號(hào)；這一步可以采取各種合理的形式，一個(gè)保證近似分布的均值始終與目標(biāo)集成電路 漏電流分布的均值一致是把a(bǔ)im和bim表示成以下形式aim = uim+0. 5Xvim2X (l_tim2)和3 im =timXVim，其中各tim的取值均在0和1之間，為了使aim和bim在禾P 附近變化，只 要保證tim在附近變化即可，一個(gè)可行的形式是取tim(e) =rim(1-e)+e，其中e是個(gè) 略大于零的數(shù)。(3-5-5)根據(jù)上述aim和bim用參數(shù)0表示的函數(shù)形式以及上述目標(biāo)集成電路漏 電流分布的方差，計(jì)算得到合適的9使得得到的由aim和bim和Z表示的目標(biāo)集成電路漏電 流近似分布的方差和目標(biāo)集成電路漏電流分布的方差一致；比如aim和bim按上面的形式給出，可以證明，必定存在一個(gè)在0和1之間(一般 很接近0)的e可以使對(duì)應(yīng)的近似z(e)的方差和目標(biāo)集成電路的方差一致，而且z(e) 的方差是9的增函數(shù)，因此可以對(duì)區(qū)間[o，i]用二分查找來找出使得近似分布的方差和準(zhǔn) 確值一致的9。在二分查找的每一個(gè)循環(huán)，都要計(jì)算(mxn)2項(xiàng)指數(shù)函數(shù)的和(形如exp{
aim( 0 )+ajl( 0 )+0. 5X (b^b^+bj!2)}, i = 1, ...，N，j = l，...，N，m=l，...，M，1 = 1，…，M)，直接計(jì)算的復(fù)雜度為0(N2)，然而，通過對(duì)指數(shù)函數(shù)進(jìn)行Taylor展開，可以獲得一 種近似的計(jì)算形式，其中主要牽涉到向量和秩為1的矩陣的乘積，其復(fù)雜度為0(N)。(3-6)根據(jù)目標(biāo)集成電路漏電流的近似形式計(jì)算關(guān)心的統(tǒng)計(jì)量。表示成共單調(diào)隨機(jī)變量的和的形式的目標(biāo)集成電路的漏電流近似分布可以較快 的計(jì)算出很多統(tǒng)計(jì)量，包括可以以很小的代價(jià)計(jì)算出分布函數(shù)(CDF)的反函數(shù)等。
權(quán)利要求
一種集成電路在制備工藝浮動(dòng)下的靜態(tài)功耗的計(jì)算方法，其特征在于該方法包括以下步驟(1)獲取由制備目標(biāo)集成電路的工藝浮動(dòng)引起的器件參數(shù)的浮動(dòng)信息，包括集成電路中的MOS管的溝長(zhǎng)L、柵極氧化層厚度Tox以及MOS管的閾值電壓Vth的浮動(dòng)信息，以及MOS管的溝長(zhǎng)L的浮動(dòng)的空間相關(guān)性，分別將MOS管的溝長(zhǎng)L與設(shè)計(jì)值L0之間的偏差分布、柵極氧化層厚度Tox和設(shè)計(jì)值T0之間的偏差分布以及閾值電壓Vth與設(shè)計(jì)值V0之間的偏差分布近似為正態(tài)分布，并分別記為PL、PT和PV，并分別將與PL、PT和PV對(duì)應(yīng)的均值記為mL、mT和mV，與PL、PT和PV對(duì)應(yīng)的標(biāo)準(zhǔn)差記為sL、sT和sV，MOS管的溝長(zhǎng)L的偏差空間相關(guān)性用空間相關(guān)性的核函數(shù)表示；(2)根據(jù)上述偏差分布PL、PT和PV，通過電路仿真分別計(jì)算各個(gè)偏差角落下目標(biāo)集成電路所使用的數(shù)字單元庫(kù)中各數(shù)字單元在不同工作狀態(tài)時(shí)的漏電流，并存儲(chǔ)為漏電流庫(kù)，過程如下設(shè)同一個(gè)數(shù)字單元內(nèi)所有MOS管的溝長(zhǎng)、柵極氧化層厚度和閾值電壓分別具有相同的浮動(dòng)，將要計(jì)算漏電流的角落表示為由MOS管的溝長(zhǎng)、柵極氧化層厚度和閾值電壓構(gòu)成的三元組(L0+mL+nLsL，T0+mT+nTsT，V0+mV+nVsV)，其中nL、nT和nV分別為 1～1之間的整數(shù)，利用電路仿真方法，計(jì)算目標(biāo)集成電路所使用的數(shù)字單元庫(kù)中各數(shù)字單元的每一種工作狀態(tài)下的每個(gè)角落的漏電流，并將計(jì)算得到的所有漏電流存儲(chǔ)為漏電流庫(kù)；(3)根據(jù)上述空間相關(guān)性核函數(shù)和漏電流庫(kù)，對(duì)目標(biāo)集成電路的靜態(tài)功耗進(jìn)行計(jì)算，具體過程如下(3 1)設(shè)目標(biāo)集成電路中的數(shù)字單元為數(shù)字門，共有N個(gè)數(shù)字門，多個(gè)數(shù)字門對(duì)應(yīng)數(shù)字單元庫(kù)中的同一個(gè)數(shù)字單元，利用邏輯仿真方法或估算方法得到目標(biāo)集成電路中每個(gè)數(shù)字門在不同工作狀態(tài)下工作的幾率，用Si表示第i個(gè)數(shù)字門在芯片上的位置；(3 2)根據(jù)上述不同工作狀態(tài)的幾率，以及上述漏電流庫(kù)中與該數(shù)字門相對(duì)應(yīng)的數(shù)字單元在不同工作狀態(tài)時(shí)的漏電流，計(jì)算各個(gè)角落每個(gè)數(shù)字門的漏電流；(3 3)根據(jù)上述各個(gè)角落每個(gè)數(shù)字門的漏電流，用M個(gè)對(duì)數(shù)正態(tài)函數(shù)之和的形式對(duì)該數(shù)字門在工藝偏差下的漏電流進(jìn)行擬合，得到每個(gè)數(shù)字門的漏電流近似分布，第i個(gè)數(shù)字門的第m個(gè)對(duì)數(shù)正態(tài)函數(shù)的表達(dá)式為exp(kim0+kimLPiL+kimTPiT+kimVPiV)，i＝1，2，……，N，m＝1，2，……，M，其中PiL、PiT和PiV分別為相應(yīng)數(shù)字門中MOS管的溝長(zhǎng)相對(duì)于設(shè)計(jì)值的偏差、柵極氧化層厚度相對(duì)于設(shè)計(jì)值的偏差和閾值電壓相對(duì)于設(shè)計(jì)值的偏差，kim0、kimL、kimT、kimV分別為常數(shù)項(xiàng)和各偏差項(xiàng)的系數(shù)，由擬合過程得到；(3 4)根據(jù)上述每個(gè)數(shù)字門的漏電流近似分布、上述各個(gè)數(shù)字門的MOS管的溝長(zhǎng)L的偏差的空間相關(guān)性核函數(shù)以及上述各數(shù)字門在芯片上的位置Si，計(jì)算出目標(biāo)集成電路漏電流的平均值和方差；(3 5)根據(jù)上述每個(gè)數(shù)字門的漏電流近似分布、上述每個(gè)數(shù)字門的MOS管的溝長(zhǎng)L的偏差空間相關(guān)性核函數(shù)、上述各數(shù)字門在芯片上的位置Si以及目標(biāo)集成電路漏電流的平均值和方差，將目標(biāo)集成電路漏電流近似成M×N個(gè)形式為exp(aim+bimZ)的隨機(jī)變量的和的形式，其中Z是同一個(gè)服從正態(tài)分布的隨機(jī)變量，aim和bim分別是指數(shù)上的常數(shù)項(xiàng)系數(shù)和一階項(xiàng)系數(shù)，計(jì)算過程如下(3 5 1)根據(jù)上述每個(gè)數(shù)字門的漏電流近似分布，構(gòu)造一個(gè)隨機(jī)變量Z，使得Z為Zim＝kimLPiL+kimTPiT+kimVPiV的線性組合Z＝∑i，mcimZim，組合系數(shù)cim由上述kim0、kimL、kimT和kimV確定；(3 5 2)根據(jù)上述每個(gè)數(shù)字門的MOS管的溝長(zhǎng)L的偏差空間相關(guān)性核函數(shù)、上述各數(shù)字門在芯片上的位置Si，得到不同數(shù)字門單元的PjL的相關(guān)性，進(jìn)而得到Z和Zim之間的相關(guān)性；(3 5 3)根據(jù)上述Z和Zim之間的相關(guān)性，對(duì)每一個(gè)對(duì)數(shù)正態(tài)函數(shù)exp(kim0+kimLPiL+kimTPiT+kimVPiV)求出條件期望E(exp(kim0+kimLPiL+kimTPiT+kimVPiV)|Z)＝exp(αim+βimZ)；(3 5 4)將待求的漏電流近似分布的指數(shù)上的常數(shù)項(xiàng)系數(shù)和一階項(xiàng)系數(shù)aim和bim，表示為在對(duì)應(yīng)的αim和βim附近的參數(shù)θ的函數(shù)的形式，該函數(shù)形式保證對(duì)任意的θ由Z和aim(θ)和bim(θ)確定的目標(biāo)集成電路漏電流近似分布的均值和上述目標(biāo)集成電路漏電流分布的均值一致，并且所有的bim(θ)具有相同的符號(hào)；(3 5 5)根據(jù)上述aim和bim用參數(shù)θ表示的函數(shù)形式以及上述目標(biāo)集成電路漏電流分布的方差，計(jì)算得到θ使得得到的由aim和bim和Z表示的目標(biāo)集成電路漏電流近似分布的方差和目標(biāo)集成電路漏電流分布的方差一致；(3 6)根據(jù)目標(biāo)集成電路漏電流的近似形式計(jì)算統(tǒng)計(jì)量。
全文摘要
本發(fā)明涉及一種集成電路在制備工藝浮動(dòng)下的靜態(tài)功耗的計(jì)算方法，屬于集成電路設(shè)計(jì)技術(shù)領(lǐng)域。本發(fā)明方法通過將門單元電路的漏電流近似成數(shù)個(gè)對(duì)數(shù)正態(tài)分布，然后利用基于條件期望的方法對(duì)所有門單元電路的漏電流的和分布進(jìn)行近似，得到較為準(zhǔn)確的近似分布，最后利用此近似分布簡(jiǎn)單快捷的計(jì)算出所關(guān)心的統(tǒng)計(jì)量。本發(fā)明同時(shí)考慮到了空間相關(guān)性的特殊結(jié)構(gòu)，可以把算法的整體復(fù)雜度改進(jìn)為0(N)，因此本發(fā)明方法適用于現(xiàn)代集成電路的規(guī)模。
文檔編號(hào)G06F17/50GK101980224SQ20101053260
公開日2011年2月23日 申請(qǐng)日期2010年11月5日 優(yōu)先權(quán)日2010年11月5日
發(fā)明者葉佐昌, 王燕, 高名之 申請(qǐng)人:清華大學(xué)