專利名稱：Fpga通過ddr2接口與dsp通信的方法及裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通信領(lǐng)域，尤其涉及一種場可編程門陣列(FPGA，F(xiàn)ield Programmable Gate Array)通過 DDR2 接 口與數(shù)字信號處理器(DSP，Digital Signal Processor)通信的 方法及裝置。
背景技術(shù)：
隨著DSP技術(shù)的發(fā)展和數(shù)字處理帶寬的增加，目前的DSP外部接口都向著高速串 行接口發(fā)展，而拋棄了原有的并行低速接口，這樣有利于減少芯片的引腳數(shù)量，從而減小芯 片的尺寸，也大大簡化了 PCB布線的復雜度。但隨之而來的問題是使用高速串行總線帶來了器件成本的大幅增加，包括芯片 本身和與其連接的芯片，如FPGA，F(xiàn)PGA在使用高速串行總線和DSP鏈接時，必須使用帶有高 速串行收發(fā)器的FPGA，而且實現(xiàn)高速串行總線鏈接的協(xié)議要消耗大量的FPGA資源，這樣造 成了 FPGA器件成本的激增以及資源的消耗。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明要解決的技術(shù)問題是，提供一種通過DDR2接口與DSP通信的方 法及裝置，能夠使FPGA通過DDR2接口實現(xiàn)與DSP的通信，降低了與FPGA器件的成本以及 FPGA的資源消耗。為此，本發(fā)明實施例采用如下技術(shù)方案本發(fā)明實施例提供一種FPGA通過DDR2接口與DSP通信的方法，包括對DDR2接口進行上電啟動中的初始化處理；并且，接收DSP的DDR2控制器的時序配置；接收到DDR2控制器發(fā)來的讀寫命令時，根據(jù)所述讀寫命令以及所述時序配置生 成讀寫時序；在所述讀寫時序執(zhí)行所述讀寫命令指示的讀寫操作。其中，所述對DDR2接口進行上電啟動中的初始化處理包括
接收DDR2控制器發(fā)來的MR初始化命令和EMR初始化命令；根據(jù)所述初始化命令中攜帶的寄存器參數(shù)值相應進行MR和EMR的初始化；啟動DDR2接口內(nèi)部的鎖相環(huán)；根據(jù)EMR中的0⑶校驗模式值，進行DDR接口的阻抗校驗。根據(jù)所述讀寫命令以及所述時序配置生成讀寫時序包括根據(jù)所述讀寫命令以及時序配置確定DDR2控制器的讀寫時序；將所述DDR2控制器的讀寫時序轉(zhuǎn)換為芯片內(nèi)部部件能夠識別的讀寫時序。所述在所述寫時序執(zhí)行所述寫命令指示的寫操作包括接收DDR2控制器發(fā)來的數(shù)據(jù)；將所述數(shù)據(jù)轉(zhuǎn)換為單倍速率數(shù)據(jù)；
在對應的寫時序?qū)D(zhuǎn)換后的單倍速率數(shù)據(jù)進行寫操作。所述在所述讀時序執(zhí)行所述讀命令指示的讀操作包括在對應的讀時序進行讀操作；將讀出的數(shù)據(jù)轉(zhuǎn)換為DDR2數(shù)據(jù)；將轉(zhuǎn)換后的DDR2數(shù)據(jù)發(fā)送給DDR2控制器。本發(fā)明實施例還提供一種FPGA通過DDR2接口與DSP通信的裝置，包括接收單元，用于對DDR2接口進行上電啟動中的初始化處理；并且，接收DSP的 DDR2控制器的時序配置；生成單元，用于接收到DDR2控制器發(fā)來的讀寫命令時，根據(jù)所述讀寫命令以及所 述時序配置生成讀寫時序；操作單元，用于在所述讀寫時序執(zhí)行所述讀寫命令指示的讀寫操作。其中，所述接口單元包括
第一接收子單元，用于接收DDR2控制器發(fā)來的MR初始化命令和EMR初始化命令；初始化子單元，用于根據(jù)所述初始化命令中攜帶的寄存器參數(shù)值相應進行MR和 EMR的初始化；啟動子單元，用于啟動DDR2接口內(nèi)部的鎖相環(huán)；校驗子單元，用于根據(jù)EMR中的OCD校驗模式值，進行DDR接口的阻抗校驗；第二接收子單元，用于接收DSP的DDR2控制器的時序配置。生成單元包括確定子單元，用于根據(jù)所述讀寫命令以及時序配置確定DDR2控制器的讀寫時序；第一轉(zhuǎn)換子單元，用于將所述DDR2控制器的讀寫時序轉(zhuǎn)換為芯片內(nèi)部部件能夠 識別的讀寫時序。操作單元包括第三接收子單元，用于接收DDR2控制器發(fā)來的數(shù)據(jù)；第二轉(zhuǎn)換子單元，用于將所述數(shù)據(jù)轉(zhuǎn)換為單倍速率數(shù)據(jù)；第一操作子單元，用于在對應的寫時序?qū)D(zhuǎn)換后的單倍速率數(shù)據(jù)進行寫操作。操作單元包括第二操作子單元，用于在對應的讀時序進行讀操作；第三轉(zhuǎn)換子單元，用于將讀出的數(shù)據(jù)轉(zhuǎn)換為DDR2數(shù)據(jù)；發(fā)送子單元，用于將轉(zhuǎn)換后的DDR2數(shù)據(jù)發(fā)送給DDR2控制器。對于上述技術(shù)方案的技術(shù)效果分析如下對DDR2接口進行上電啟動中的初始化處理；并且，接收DSP的DDR2控制器的時序 配置；接收到DDR2控制器發(fā)來的讀寫命令時，根據(jù)所述讀寫命令以及所述時序配置生成讀 寫時序；在所述讀寫時序執(zhí)行所述讀寫命令指示的讀寫操作，從而通過DDR2接口替代了原 來的高速串行總線接口，實現(xiàn)了 FPGA與DSP的通信，降低了 FPGA器件的成本以及FPGA的 資源消耗；并且，與DSP通信的芯片上無需另外增加高速串行收發(fā)器，有助于FPGA芯片的小 型化。


圖1為本發(fā)明實施例FPGA通過DDR2接口與DSP通信的方法流程示意圖；圖2為本發(fā)明實施例FPGA通過DDR2接口與DSP通信的裝置結(jié)構(gòu)示意圖。
具體實施例方式以下，結(jié)合附圖詳細說明本發(fā)明實施例FPGA通過DDR2接口與DSP通信的方法及 裝置的實現(xiàn)。圖1為本發(fā)明實施例FPGA通過DDR2接口與DSP通信的方法流程示意圖，該方法 可以適用于FPGA芯片中；如圖1所示，該方法包括步驟101 :FPGA對DDR2接口進行上電啟動中的初始化處理；并且，接收DSP的DDR2 控制器的時序配置；其中，所述初始化處理可以包括A 接收DSP的DDR2發(fā)來的模式寄存器(MR)的初始化命令和擴展模式寄存器 (EMR)的初始化命令；MR包括CAS延時(CL)，促發(fā)類型，促發(fā)長度(BL)等參數(shù)。EMR內(nèi)部包括終端匹配(ODT，On Die Termination)電阻值，阻抗校準(OCD，Off Chip Driver impedance adjustment)校驗模式，附加延時(AL)等，在相應的初始化命令中 將分別攜帶以上寄存器中參數(shù)的具體參數(shù)值，以便在下一步驟B中由芯片根據(jù)所述具體參 數(shù)值進行相應寄存器的初始化操作。B 分別根據(jù)所述初始化命令中攜帶的寄存器參數(shù)，分別初始化DDR2接口的所述 MR 禾口 EMR0C 啟動DDR2接口的內(nèi)部鎖相環(huán)。D 根據(jù)EMR中的0⑶校驗模式值，進行DDR接口的OOT。經(jīng)過以上的四個步驟后，DDR2即可以正常工作了。其中，在發(fā)送所述初始化命令之前，上電后，當電源和DDR2的時鐘都基本穩(wěn)定后， DDR2控制器還輸出預充電(precharge)命令給與DSP連接的所述芯片，以指示進行DDR內(nèi) 部存儲單元的充電，但是由于本發(fā)明實施例中是通過FPGA等與DSP通過DDR2連接的芯片 模擬DDR2接口，因此，接收到該預充電命令之后，可以不進行任何操作，直到接收到DDR2控 制器的初始化命令，直接進行MR和EMR的初始化即可。另外，接收的DDR2控制器的時序配置可以包括CAS延時、附加延時、讀延時(RL)、 寫延時(WL)和促發(fā)長度等。步驟102 :FPGA接收DDR2控制器的讀寫命令，根據(jù)所述讀寫命令以及時序配置，生 成芯片內(nèi)部部件可識別的讀寫時序；其中，與DSP相連的所述芯片的讀寫時序一般與DDR2控制器的讀寫時序不同，因 此，本步驟的實現(xiàn)可以為根據(jù)所述讀寫命令以及時序配置確定DDR2控制器的讀寫時序；將所述DDR2控制器的讀寫時序轉(zhuǎn)換為芯片內(nèi)部部件能夠識別的讀寫時序。步驟103 =FPGA在所述讀寫時序執(zhí)行所述讀寫命令指示的讀寫操作。所述在所述寫時序執(zhí)行所述寫命令指示的寫操作包括
接收DDR2控制器發(fā)來的數(shù)據(jù)；將所述數(shù)據(jù)轉(zhuǎn)換為單倍速率數(shù)據(jù)；在對應的寫時序?qū)D(zhuǎn)換后的單倍速率數(shù)據(jù)進行寫操作。所述在所述讀時序執(zhí)行所述讀命令指示的讀操作包括在對應的讀時序進行讀操作；將讀出的數(shù)據(jù)轉(zhuǎn)換為DDR2數(shù)據(jù)；將轉(zhuǎn)換后的DDR2數(shù)據(jù)發(fā)送給DDR2控制器。圖1所述的FPGA通過DDR2接口與DSP通信的方法中，接收DDR2控制器的時序配 置，根據(jù)DDR2控制器的讀寫命令以及時序配置生成芯片自身所使用的讀寫時序，在所述讀 寫時序執(zhí)行所述讀寫命令指示的讀寫操作。從而通過DDR2接口替代了原來的高速串行總 線接口，實現(xiàn)了 FPGA與DSP的通信，降低了實現(xiàn)成本；并且，F(xiàn)PGA上無需另外增加高速串行 收發(fā)器，有助于FPGA芯片的小型化。與圖1所示的方法相對應的，本發(fā)明實施例還提供了一種FPGA通過DDR2接口與 DSP通信的裝置，該裝置可以設置于FPGA中，如圖2所示，該裝置包括接收單元210，用于對DDR2接口進行上電啟動中的初始化處理；并且，接收DSP的 DDR2控制器的時序配置；生成單元220，用于接收到DDR2控制器發(fā)來的讀寫命令時，根據(jù)所述讀寫命令以 及所述時序配置生成讀寫時序；操作單元230，用于在所述讀寫時序執(zhí)行所述讀寫命令指示的讀寫操作。優(yōu)選地，所述接口單元210可以包括第一接收子單元，用于接收DDR2控制器發(fā)來的MR初始化命令和EMR初始化命令；初始化子單元，用于根據(jù)所述初始化命令中攜帶的寄存器參數(shù)值相應進行MR和 EMR的初始化；啟動子單元，用于啟動DDR2接口內(nèi)部的鎖相環(huán)；校驗子單元，用于根據(jù)EMR中的OCD校驗模式值，進行DDR接口的阻抗校驗；第二接收子單元，用于接收DSP的DDR2控制器的時序配置。優(yōu)選地，生成單元220可以包括確定子單元，用于根據(jù)所述讀寫命令以及時序配置確定DDR2控制器的讀寫時序；第一轉(zhuǎn)換子單元，用于將所述DDR2控制器的讀寫時序轉(zhuǎn)換為芯片內(nèi)部部件能夠 識別的讀寫時序。優(yōu)選地，操作單元230可以包括第三接收子單元，用于接收DDR2控制器發(fā)來的數(shù)據(jù)；第二轉(zhuǎn)換子單元，用于將所述數(shù)據(jù)轉(zhuǎn)換為單倍速率數(shù)據(jù)；第一操作子單元，用于在對應的寫時序?qū)D(zhuǎn)換后的單倍速率數(shù)據(jù)進行寫操作。和/或，優(yōu)選地，所述操作單元230可以包括第二操作子單元，用于在對應的讀時序進行讀操作；第三轉(zhuǎn)換子單元，用于將讀出的數(shù)據(jù)轉(zhuǎn)換為DDR2數(shù)據(jù)；發(fā)送子單元，用于將轉(zhuǎn)換后的DDR2數(shù)據(jù)發(fā)送給DDR2控制器。圖2所述的FPGA通過DDR2接口與DSP通信的裝置中，接收單元接收DDR2控制器的時序配置，生成單元根據(jù)DDR2控制器的讀寫命令以及時序配置生成芯片自身所使用 的讀寫時序，操作單元在所述讀寫時序執(zhí)行所述讀寫命令指示的讀寫操作，從而通過DDR2 接口替代了原來的高速串行總線接口，實現(xiàn)了 FPGA與DSP的通信，降低了實現(xiàn)成本；并且， FPGA上無需另外增加高速串行收發(fā)器，有助于芯片的小型化。本領(lǐng)域普通技術(shù)人員可以理解，實現(xiàn)上述實施例的方法的過程可以通過程序指令 相關(guān)的硬件來完成，所述的程序可以存儲于可讀取存儲介質(zhì)中，該程序在執(zhí)行時執(zhí)行上述 方法中的對應步驟。所述的存儲介質(zhì)可以如ROM/RAM、磁碟、光盤等。以上所述僅是本發(fā)明的優(yōu)選實施方式，應當指出，對于本技術(shù)領(lǐng)域的普通技術(shù)人 員來說，在不脫離本發(fā)明原理的前提下，還可以做出若干改進和潤飾，這些改進和潤飾也應 視為本發(fā)明的保護范圍。
權(quán)利要求
1.一種FPGA通過DDR2接口與DSP通信的方法，其特征在于，包括對DDR2接口進行上電啟動中的初始化處理；并且，接收DSP的DDR2控制器的時序配置；接收到DDR2控制器發(fā)來的讀寫命令時，根據(jù)所述讀寫命令以及所述時序配置生成讀 寫時序；在所述讀寫時序執(zhí)行所述讀寫命令指示的讀寫操作。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述對DDR2接口進行上電啟動中的初始 化處理包括接收DDR2控制器發(fā)來的MR初始化命令和EMR初始化命令；根據(jù)所述初始化命令中攜帶的寄存器參數(shù)值相應進行MR和EMR的初始化；啟動DDR2接口內(nèi)部的鎖相環(huán)；根據(jù)EMR中的OCD校驗模式值，進行DDR接口的阻抗校驗。
3.根據(jù)權(quán)利要求1或2所述的方法，其特征在于，根據(jù)所述讀寫命令以及所述時序配置 生成讀寫時序包括根據(jù)所述讀寫命令以及時序配置確定DDR2控制器的讀寫時序； 將所述DDR2控制器的讀寫時序轉(zhuǎn)換為芯片內(nèi)部部件能夠識別的讀寫時序。
4.根據(jù)權(quán)利要求1或2所述的方法，其特征在于，所述在所述寫時序執(zhí)行所述寫命令指 示的寫操作包括接收DDR2控制器發(fā)來的數(shù)據(jù)；將所述數(shù)據(jù)轉(zhuǎn)換為單倍速率數(shù)據(jù)；在對應的寫時序?qū)D(zhuǎn)換后的單倍速率數(shù)據(jù)進行寫操作。
5.根據(jù)權(quán)利要求1或2所述的方法，其特征在于，所述在所述讀時序執(zhí)行所述讀命令指 示的讀操作包括在對應的讀時序進行讀操作；將讀出的數(shù)據(jù)轉(zhuǎn)換為DDR2數(shù)據(jù)；將轉(zhuǎn)換后的DDR2數(shù)據(jù)發(fā)送給DDR2控制器。
6.一種FPGA通過DDR2接口與DSP通信的裝置，其特征在于，包括接收單元，用于對DDR2接口進行上電啟動中的初始化處理；并且，接收DSP的DDR2控 制器的時序配置；生成單元，用于接收到DDR2控制器發(fā)來的讀寫命令時，根據(jù)所述讀寫命令以及所述時 序配置生成讀寫時序；操作單元，用于在所述讀寫時序執(zhí)行所述讀寫命令指示的讀寫操作。
7.根據(jù)權(quán)利要求6所述的裝置，其特征在于，所述接口單元包括第一接收子單元，用于接收DDR2控制器發(fā)來的MR初始化命令和EMR初始化命令； 初始化子單元，用于根據(jù)所述初始化命令中攜帶的寄存器參數(shù)值相應進行MR和EMR的 初始化；啟動子單元，用于啟動DDR2接口內(nèi)部的鎖相環(huán)；校驗子單元，用于根據(jù)EMR中的OCD校驗模式值，進行DDR接口的阻抗校驗； 第二接收子單元，用于接收DSP的DDR2控制器的時序配置。
8.根據(jù)權(quán)利要求6或7所述的裝置，其特征在于，生成單元包括確定子單元，用于根據(jù)所述讀寫命令以及時序配置確定DDR2控制器的讀寫時序； 第一轉(zhuǎn)換子單元，用于將所述DDR2控制器的讀寫時序轉(zhuǎn)換為芯片內(nèi)部部件能夠識別 的讀寫時序。
9.根據(jù)權(quán)利要求6或7所述的裝置，其特征在于，操作單元包括 第三接收子單元，用于接收DDR2控制器發(fā)來的數(shù)據(jù)；第二轉(zhuǎn)換子單元，用于將所述數(shù)據(jù)轉(zhuǎn)換為單倍速率數(shù)據(jù)； 第一操作子單元，用于在對應的寫時序?qū)D(zhuǎn)換后的單倍速率數(shù)據(jù)進行寫操作。
10.根據(jù)權(quán)利要求6或7所述的裝置，其特征在于，操作單元包括 第二操作子單元，用于在對應的讀時序進行讀操作；第三轉(zhuǎn)換子單元，用于將讀出的數(shù)據(jù)轉(zhuǎn)換為DDR2數(shù)據(jù)； 發(fā)送子單元，用于將轉(zhuǎn)換后的DDR2數(shù)據(jù)發(fā)送給DDR2控制器。
全文摘要
本發(fā)明公開了一種FPGA通過DDR2接口與DSP通信的方法及裝置，包括對DDR2接口進行上電啟動中的初始化處理；并且，接收DSP的DDR2控制器的時序配置；接收到DDR2控制器發(fā)來的讀寫命令時，根據(jù)所述讀寫命令以及所述時序配置生成讀寫時序；在所述讀寫時序執(zhí)行所述讀寫命令指示的讀寫操作。該方法和裝置能夠使FPGA通過DDR2接口實現(xiàn)與DSP的通信，降低了與DSP通信的FPGA芯片器件的成本以及資源消耗。
文檔編號G06F13/38GK102053936SQ20101059096
公開日2011年5月11日 申請日期2010年12月15日 優(yōu)先權(quán)日2010年12月15日
發(fā)明者何梁 申請人:北京北方烽火科技有限公司