專利名稱：閃存存儲器接口的制作方法
技術領域：
本發(fā)明通常涉及存儲器設備，更具體地說，涉及具有閃存類型接口的存儲器設備。
背景技術：
閃存存儲器是一種非易失性類型的可擦除和可重寫存儲器，其歸因于其相對廉價 的性質(zhì)而體驗到巨大成功。在很多情況下，閃存存儲器是按較大的塊而擦除和編程的。閃 存存儲器的實現(xiàn)方式已經(jīng)包括了外部存儲器(例如存儲卡和閃存驅(qū)動器)以及內(nèi)部存儲器 (例如用于手持或移動設備的固態(tài)存儲)。閃存存儲器設備以各種方式而操作。在很多應用中，命令模式用于例如擦除和編 程之類的操作，而存儲器模式用于從閃存讀取數(shù)據(jù)。在某些應用中，閃存設備使用半雙工命 令驅(qū)動的串行外圍接口(SPI)協(xié)議，以用于設備設置/初始化，并在然后移動到半雙工命令 驅(qū)動的4比特協(xié)議，以用于正常操作。然而，不同閃存設備接受和/或需要不同命令和命令 格式。在很多情況下，閃存設備不兼容于特定類型的其它設備或處理器。此外，閃存存儲器 的很多形式不可被修改為特定應用中所需或期望的快速存取。這些和其它問題對于串行閃存存儲器的利用狀況持續(xù)提出挑戰(zhàn)。

發(fā)明內(nèi)容
本發(fā)明通過多個實現(xiàn)方式和應用而例舉，以下概述其中某些。與本發(fā)明示例實施例一致，外圍接口電路在計算機處理器與閃存存儲器電路之間 進行接口，所述計算機處理器和閃存存儲器電路通過外圍接口總線以通信方式連接到所述 接口，以對所述閃存存儲器電路上存儲的、被映射為主處理器存儲器的一部分的數(shù)據(jù)進行 存儲，并且提供對其的存取。所述接口電路包括先入先出(FIFO)緩沖器和接口控制器。所 述FIFO緩沖器耦合為從所述閃存存儲器電路接收數(shù)據(jù)并且將其存儲，并且提供數(shù)據(jù)緩沖。 所述接口控制器被配置為經(jīng)由所述外圍接口總線與所述閃存存儲器電路進行通信，初始化 所述外圍接口總線閃存存儲器電路，以將數(shù)據(jù)提供給作為主存儲器部分的FIFO緩沖器，并 且響應于用于對映射為主存儲器部分的地址的存取的請求而從所述閃存提供數(shù)據(jù)。響應于 對映射為主存儲器的部分并且在所述FIFO緩沖器中存儲有其至少一部分的數(shù)據(jù)的請求， 所述控制器控制所述FIFO緩沖器提供對所存儲的數(shù)據(jù)的存取，并且(根據(jù)需要)控制所述 閃存存儲器電路提供從所述閃存存儲器電路中的后續(xù)地址到FIFO緩沖器的所請求的數(shù)據(jù) 的平衡。響應于對映射為主存儲器的部分并且未存儲在所述FIFO緩沖器中的數(shù)據(jù)的請求， 所述控制器控制所述閃存存儲器電路將所請求的數(shù)據(jù)提供給FIFO緩沖器。在任何情況下， 控制器讀取后續(xù)地址的內(nèi)容，并且將它們存儲在FIFO緩沖器中。另一示例實施例針對一種閃存存儲器-接口系統(tǒng)，用于存儲并且提供對映射為計 算機的主存儲器部分進行存儲并且提供對其的存取。所述系統(tǒng)包括外圍接口總線、閃存存 儲器電路、FIFO緩沖器和接口電路。所述閃存存儲器電路被配置為連接到所述外圍接口總 線，并且經(jīng)由其進行通信，并且存儲映射為主存儲器部分的數(shù)據(jù)。FIFO緩沖器和接口電路通常結(jié)合外圍接口電路如上所述而工作。其它示例實施例針對根據(jù)在此討論的方法中的一個或多個控制接口和/或存儲 器電路的方法。以上發(fā)明內(nèi)容并非意圖描述本發(fā)明的每一實施例或每種實現(xiàn)方式。以下的附圖和 詳細描述更特定地例舉各個實施例。


通過結(jié)合附圖考慮以下本發(fā)明各個實施例的詳細描述，可以更全面地理解本發(fā) 明，其中圖1示出根據(jù)本發(fā)明一個或多個示例實施例的用于在SPI和四元模式下操作閃存 存儲器電路的信號的圖線；圖2示出根據(jù)其它示例實施例的用于在串行外圍接口(SPI)和四元模式下與閃存 存儲器電路進行接口并且存取閃存存儲器電路的信號的圖線；圖3示出根據(jù)另一示例實施例的外圍閃存接口(SPIFI)模塊的框圖；圖4示出根據(jù)本發(fā)明另一示例實施例的利用SPIFI模塊的框圖；圖5根據(jù)本發(fā)明另一示例實施例的用于處理器-閃存存儲器模塊的初始設置的數(shù) 據(jù)流程圖；圖6A和圖6B示出根據(jù)本發(fā)明另一示例實施例的在存儲器模式下操作的閃存存儲 器接口系統(tǒng)；以及圖7示出根據(jù)本發(fā)明另一示例實施例的對于閃存存儲器電路的實現(xiàn)方式的FIFO 框圖。雖然本發(fā)明順應于各種修改和替換形式，但在附圖中已經(jīng)通過示例的方式示出其 細節(jié)，并且將對其進行詳細描述。然則，應理解，目的并不是將本發(fā)明限制為所描述的特定 實施例。反之，意圖在于覆蓋落入包括所附權利要求中所定義的各方面的本發(fā)明的精神和 范圍內(nèi)的所有修改、等同以及替換。
具體實施例方式本發(fā)明被認為可應用于各種不同類型的處理器、設備和布置方式，以用于計算機 存儲器應用。雖然本發(fā)明并非一定如此受限，但通過使用這種情形討論各示例，可以理解本 發(fā)明的各方面。結(jié)合各個示例實施例，閃存存儲器接口被配置為在計算機處理器(CPU)(可選地， 其存儲器控制器)與閃存存儲器電路之間進行接口，以用于將數(shù)據(jù)寫入到閃存存儲器電 路，并且從閃存存儲器電路讀取數(shù)據(jù)。閃存存儲器接口包括通信端口，用于與閃存存儲器 電路進行通信；先入先出(FIFO)類型緩沖器，用于存儲傳送出入所述閃存存儲器電路的數(shù) 據(jù)；以及控制器，被配置為響應于所述CPU或存儲器控制器，控制將數(shù)據(jù)寫入到所述閃存存 儲器電路并且從所述閃存存儲器電路讀取數(shù)據(jù)。閃存存儲器接口被配置為與一個或多個類型的閃存存儲器電路進行接口，并且對 所有這些閃存存儲器電路提供一致接口，以用于一個或多個各種類型的CPU和/或外圍設 備進行存取。通過經(jīng)由通信端口與閃存存儲器電路進行接口，閃存存儲器接口響應于來自CPU的讀取和寫入命令。通信是根據(jù)串行和4比特雙向協(xié)議的。例如，半雙工命令驅(qū)動的串 行外圍接口(SPI)協(xié)議可以用于設備設置/初始化，并在然后使用半雙工命令驅(qū)動的4比 特協(xié)議，以用于正常操作。與總線主件進行的操作可以包括字節(jié)、半字和字存取。閃存存儲器電路響應于軟件驅(qū)動的命令(例如來自對閃存進行存取的計算機處 理器)和/或當存儲器映射的閃存區(qū)域被讀取時閃存存儲器接口自動發(fā)送的命令。在某些 情況下，命令被劃分為包括操作碼、地址、中間數(shù)據(jù)和數(shù)據(jù)在內(nèi)的字段。取決于操作碼，地址 字段、中間數(shù)據(jù)字段和數(shù)據(jù)字段是備選的。在某些實現(xiàn)方式中，為了更高的性能，將操作碼 暗含在讀取命令中。數(shù)據(jù)字段可以根據(jù)操作碼而劃分為輸入數(shù)據(jù)字段和輸出數(shù)據(jù)字段。在一個特定實現(xiàn)方式中，在與閃存存儲器從控器的半雙工通信下，閃存存儲器接 口以主件模式進行操作。在初始設置期間，閃存存儲器接口得以初始化，以使得之后，閃存 存儲器有效地存留(inhabit) CPU的存儲器空間的一部分(例如，作為諸如RISC類型(例 如來自San Jose, California的ARM Holdings)的處理器的存儲器空間的一部分，按與外 部存儲器接口或RAM控制器相似的方式進行動作)。當需要擦除或者編程時，閃存存儲器接口操作在外圍模式下，其中，將有正確序列 的值寫入(例如經(jīng)由軟件或固件)接口中的寄存器中，以完成編程。在擦除或編程期間，不 讀取閃存地址塊。閃存存儲器接口對于耦合至其的一個或多個閃存存儲器電路提供閃存地址塊，以 用于CPU當存留其存儲器空間的一部分時(例如，作為上述ARM存儲器的一部分)進行讀 取。在某些實現(xiàn)方式中，CPU經(jīng)由順序或隨機加載指令來存取閃存地址塊，并且直接處理數(shù) 據(jù)，或者將數(shù)據(jù)拷貝到隨機存取存儲器(RAM)。在其它實現(xiàn)方式中，DMA控制器獨立于CPU 從一個或多個閃存存儲器電路依次讀取數(shù)據(jù)，并且可以將數(shù)據(jù)拷貝到RAM，或者將數(shù)據(jù)輸出 到外圍。在另外實現(xiàn)方式中，從閃存存儲器電路直接執(zhí)行代碼，例如用于不需要高速度的操 作(例如，用于非關鍵代碼和設備或系統(tǒng)設置)。閃存存儲器接口包括先入先出(FIFO)緩沖器。在完成對所耦合的閃存存儲器電 路上的數(shù)據(jù)的請求之后，閃存存儲器接口推測性地讀取遵從總線主件所請求的地址的數(shù) 據(jù)，并且將其存儲在FIFO中。該方法允許所期望的對閃存存儲器電路的依次存取。如果 CPU請求已經(jīng)在FIFO中的數(shù)據(jù)的地址，則從FIFO提供數(shù)據(jù)，F(xiàn)IFO然后將被清空，并且包括 所提供的數(shù)據(jù)，并且相應地被重填。如果CPU請求除了 FIFO中的地址之外的地址，則閃存存儲器接口刷新FIFO，無效 (de-assert)聲明片選，以終止讀取命令，并且發(fā)放具有新地址的讀取命令。如果FIFO變 滿，則閃存存儲器接口不連續(xù)地對閃存存儲器提供時鐘?！癋IFO滿”狀態(tài)的超時對用于閃存 的片選進行無效，這將閃存存儲器置于低功率模式下。閃存存儲器接口將對每一命令的格式進行指示的通用方式用于在軟件控制下的 直接操作，以及用于控制信息，以用于在存儲器模式下初始化讀取操作。這種通用方法提供 對閃存存儲器所使用的任何特定命令集合的獨立性，包括命令的每一部分是以串行還是四 元1/0方式來傳送的。數(shù)據(jù)傳送根據(jù)所使用的特定閃存設備而起作用，包括設備的能力，例如設備支持 的命令的格式。在某些實施例中，初始設置包括具有由所有閃存設備提供的格式的命令，據(jù) 此可以使用閃存接口。在閃存接口發(fā)送該命令之后，閃存存儲器以對閃存設備的身份以及因而其能力進行指示的值(例如3字節(jié)值)來進行響應。標識值被用于(例如經(jīng)由軟件/ 固件)引導接口所發(fā)出的命令。表1示出管腳描述和在串行外圍接口閃存接口(SPIFI)與閃存存儲器之間發(fā)送的 信號，結(jié)合本發(fā)明的一個或多個示例實施例而使用。在某些實現(xiàn)方式中，管腳復用邏輯電路 將這些管腳功能替換為一個或多個其它備選功能。表1.設備管腳描述
權利要求
1.一種外圍接口電路，用于在計算機處理器與閃存存儲器電路之間進行接口，所述計 算機處理器和所述閃存存儲器電路通過外圍接口總線以通信方式連接到所述接口，所述外 圍接口電路用于存儲并且提供對存儲在所述閃存存儲器電路上、并且被映射為主處理器存 儲器的一部分的數(shù)據(jù)的存取，所述接口電路包括先入先出(FIFO)緩沖器，耦合為從所述閃存存儲器電路接收數(shù)據(jù)并且存儲數(shù)據(jù)用于 所述閃存存儲器電路，以及提供對所存儲的數(shù)據(jù)的讀取存取；以及 接口控制器，被配置為經(jīng)由所述外圍接口總線與所述閃存存儲器電路通信，初始化所述閃存存儲器電路，用于將數(shù)據(jù)提供給FIFO緩沖器，作為主存儲器的一部分，響應對開始于主存儲器的一部分中的地址、并且在所述FIFO緩沖器中存儲有其至少 一部分的數(shù)據(jù)的請求，控制所述FIFO緩沖器提供對所存儲的數(shù)據(jù)的存取，并且控制所述閃 存存儲器電路將來自所述閃存存儲器電路中的后續(xù)地址的附加數(shù)據(jù)提供給所述FIFO緩沖 器，以及響應對開始于主存儲器的一部分中的地址、并且未存儲在所述FIFO緩沖器中的數(shù)據(jù) 的請求，控制所述閃存存儲器電路將所請求的數(shù)據(jù)和自所述閃存存儲器電路中的后續(xù)地址 的附加數(shù)據(jù)提供給所述FIFO緩沖器。
2.根據(jù)權利要求1所述的接口電路，其中，所述接口控制器被配置為通過以下方式，與 分別對全異命令進行操作的不同類型的所述閃存存儲器電路通信與所述閃存存儲器電路進行通信，以從所述閃存存儲器電路檢索標識信息，以及 根據(jù)檢索到的標識信息，選擇并且使用特定命令集合來對所述閃存存儲器電路進行初 始化，與所述閃存存儲器電路進行通信，以及控制所述閃存存儲器電路。
3.根據(jù)權利要求1所述的接口電路，還包括寄存器，具有控制信息，所述控制信息包括 操作碼字段，包含操作碼，幀格式字段，指示是否要發(fā)送所述操作碼，以及要發(fā)送多少地址字節(jié)， 并行/串行字段，指示要在串行SPI協(xié)議中發(fā)送或者接收所述命令中的哪些字段，以及 在4比特并行(四元)協(xié)議中發(fā)送或者接收所述命令中的哪些字段，中間長度字段，指示要在所述操作碼和/或地址與所述數(shù)據(jù)之間發(fā)送多少中間數(shù)據(jù)字節(jié)，數(shù)據(jù)出比特，控制數(shù)據(jù)是發(fā)送到所述閃存存儲器電路還是接收自所述閃存存儲器電路，輪詢讀取狀態(tài)比特，控制所述閃存接口是否應從所述閃存存儲器電路連續(xù)讀取數(shù)據(jù)字 節(jié)，直到接收到滿足數(shù)據(jù)內(nèi)容字段所選擇的條件的字節(jié)，以及所述數(shù)據(jù)內(nèi)容字段，用于基于所述輪詢讀取狀態(tài)比特控制不同操作方面，包括 對于為0的輪詢讀取狀態(tài)比特，指示要在命令中發(fā)送或者接收的數(shù)據(jù)的字節(jié)的數(shù)目， 其中，全1值指示無限數(shù)目，以及對于為1的輪詢讀取狀態(tài)比特，包含三個比特，選擇為了命令完成而要測試從所述閃 存存儲器電路讀取的每一字節(jié)中的哪個比特，以及第四比特，對指示命令完成的字節(jié)狀態(tài)進行指示；以及其中，所述接口控制器被配置為基于所述寄存器中的數(shù)據(jù)，確定要發(fā)送的、并利用所 述閃存存儲器電路來執(zhí)行的命令的格式和操作。
4.根據(jù)權利要求1所述的接口電路，其中，所述接口控制器被配置為在擦除模式下操作所述閃存存儲器電路，以擦除所述閃存存儲器電路上的數(shù)據(jù)，在編程模式下操作所述閃存存儲器，以將數(shù)據(jù)存儲在所述閃存存儲器中，以及在只讀模式下接收數(shù)據(jù)并且將數(shù)據(jù)映射為主存儲器的一部分而存儲在閃存存儲器電 路中。
5.根據(jù)權利要求1所述的接口電路，其中，所述接口控制器被配置為與所述計算機處 理器進行接口，以接收對數(shù)據(jù)的請求，并且控制FIFO緩沖器，以提供所請求的數(shù)據(jù)供所述 處理器使用。
6.根據(jù)權利要求1所述的接口電路，其中，所述接口控制器被配置為經(jīng)由所述外圍接 口總線與外圍設備進行接口，以從總線主控器接收對數(shù)據(jù)的請求，并且控制所述外圍設備 和FIFO緩沖器來將所請求的數(shù)據(jù)提供給所述總線主控器。
7.根據(jù)權利要求1所述的接口電路，其中，所述接口控制器被配置為識別所述閃存存 儲器電路的類型，并且使用針對所識別的類型的命令集合和通信協(xié)議與所述閃存存儲器電 路通信。
8.—種閃存存儲器接口系統(tǒng)，用于存儲并且提供對被映射為計算機的主存儲器的一部 分的數(shù)據(jù)的存取，所述系統(tǒng)包括外圍接口總線；閃存存儲器電路，被配置為連接到外圍接口總線，并且經(jīng)由所述外圍接口總線進行通 信，以提供閃存存儲器中的被映射為主存儲器的一部分的數(shù)據(jù)；先入先出FIFO緩沖器，耦合為從所述閃存存儲器電路接收和存儲數(shù)據(jù)，并且提供對所 存儲的數(shù)據(jù)的存??；以及接口電路，被配置為經(jīng)由所述外圍接口總線與所述閃存存儲器電路通信，初始化所述閃存存儲器電路，用于將數(shù)據(jù)提供給FIFO緩沖器作為主存儲器的一部分，響應對開始于主存儲器的一部分中的地址、并且在所述FIFO緩沖器中存儲有其至少 一部分的數(shù)據(jù)的請求，控制所述FIFO緩沖器提供對所存儲的數(shù)據(jù)的存取，并且控制所述閃 存存儲器電路將來自所述閃存存儲器電路中的后續(xù)地址的附加數(shù)據(jù)提供給所述FIFO緩沖 器，以及響應對開始于主存儲器的一部分中的地址、并且未存儲在所述FIFO緩沖器中的數(shù)據(jù) 的請求，控制所述閃存存儲器電路和FIFO將所請求的數(shù)據(jù)提供給FIFO緩沖器，并在此后將 來自所述閃存存儲器電路中的后續(xù)地址的附加數(shù)據(jù)提供給所述FIFO緩沖器。
9.根據(jù)權利要求8所述的系統(tǒng)，其中，所述接口電路被配置為與所述閃存存儲器電路通信，以從所述閃存存儲器電路檢索標識信息，以及響應檢索到的標識信息，設置并且使用命令集合來與所述閃存存儲器電路進行通信， 對所述閃存存儲器電路進行初始化以及控制。
10.根據(jù)權利要求8所述的系統(tǒng)，其中，所述接口電路被配置為響應對開始于主存儲器的一部分中的地址、并且在所述FIFO緩沖器中存儲有其至少一部分的數(shù)據(jù)的請求，控制 所述閃存存儲器和所述FIFO緩沖器來向FIFO緩沖器提供對來自所述閃存存儲器電路中的 后續(xù)地址的任何先前未讀部分的存取，接下來讀取來自從所述閃存存儲器電路中的后續(xù)地 址的數(shù)據(jù)，并且將其存儲在所述FIFO緩沖器中。
11.根據(jù)權利要求8所述的系統(tǒng)，其中，所述接口電路被配置為響應對開始于主存儲 器的一部分中的地址、并且未存儲在所述FIFO緩沖器中的數(shù)據(jù)的請求，提供對所請求的數(shù) 據(jù)的存取，并且此后，控制所述閃存存儲器和所述FIFO緩沖器讀取來自所述閃存存儲器電 路中的后續(xù)地址的數(shù)據(jù)，并且將其存儲在所述FIFO緩沖器中。
12.根據(jù)權利要求8所述的系統(tǒng)，其中，所述接口電路被配置為在編程模式下操作所 述閃存存儲器電路，以將數(shù)據(jù)存儲在所述閃存存儲器電路上。
13.根據(jù)權利要求8所述的系統(tǒng)，其中，所述接口電路被配置為在所述外圍接口總線上將編程命令發(fā)送到所述閃存存儲器電路，以在編程模式下操作 所述閃存存儲器電路，以及在完成所述編程命令之后，將狀態(tài)輪詢命令發(fā)送到所述閃存存儲器，以檢測所導致的 閃存編程操作的完成。
14.根據(jù)權利要求8所述的系統(tǒng)，其中，所述接口電路被配置為在擦除模式下操作所 述閃存存儲器電路，以擦除所述閃存存儲器上的數(shù)據(jù)，并且在擦除所述閃存存儲器上的數(shù) 據(jù)之后，在編程模式下操作所述閃存存儲器電路，以將數(shù)據(jù)存儲在所述閃存存儲器電路上。
15.根據(jù)權利要求8所述的系統(tǒng)，其中，所述接口電路被配置為在只讀存儲器模式下 操作所述閃存存儲器電路，以提供對閃存存儲器電路中的作為關聯(lián)處理器的主存儲器空間 的一部分的數(shù)據(jù)的只讀存取。
全文摘要
閃存類型存儲器存取和控制受促進(例如作為隨機存取存儲器)。根據(jù)示例實施例，接口在外圍接口總線上對閃存存儲器電路進行通信并且控制。所述接口使用FIFO緩沖器，其耦合為從所述閃存存儲器電路接收數(shù)據(jù)，并且對于所述閃存存儲器電路存儲數(shù)據(jù)，并且提供對所存儲的數(shù)據(jù)的存取。響應于來自處理器的請求，接口控制器經(jīng)由外圍接口總線將所述接口控制器進行通信，以初始化所述閃存存儲器電路，并且對其存取數(shù)據(jù)。在某些應用中，通過將命令發(fā)送到閃存存儲器電路，閃存存儲器電路得以初始化。接口可以進入只讀模式，其中，使用來自閃存的對緩沖數(shù)據(jù)的FIFO，閃存存儲器中的數(shù)據(jù)被存取作為主(計算機)處理器存儲器的一部分。
文檔編號G06F13/40GK102103566SQ20101060084
公開日2011年6月22日 申請日期2010年12月20日 優(yōu)先權日2009年12月18日
發(fā)明者克雷格·麥肯納, 普里特維·納加拉杰, 羅伯·科薩諾 申請人:Nxp股份有限公司