專利名稱：維度可重配的數(shù)據(jù)處理方法、系統(tǒng)和矩陣乘法處理器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通信及網(wǎng)絡(luò)技術(shù)領(lǐng)域，更具體地說，涉及一種應(yīng)用于終端、基站(Node B，NB)、無線網(wǎng)絡(luò)控制器(Radio Network Controller，RNC)、核心網(wǎng)(Core Network,CN)的維度可重配的數(shù)據(jù)處理方法、系統(tǒng)和矩陣乘法處理器。
背景技術(shù)：
目前，在進(jìn)行矩陣數(shù)據(jù)處理過程中，硬件實現(xiàn)矩陣乘法大多是基于某種固定維度， 預(yù)先將矩陣作為向量進(jìn)行存儲，并在處理時采用矩陣向量乘法進(jìn)行處理。例如3X3矩陣乘法的具體方式如下式所示
權(quán)利要求
1.一種維度可重配的矩陣數(shù)據(jù)處理方法，其特征在于，包括預(yù)先依據(jù)需要支持的最大維度將存儲器劃分出固定行列區(qū)域，所述行列區(qū)域具有多個單元區(qū)域，每個單元區(qū)域的地址與所述單元區(qū)域在整個行列區(qū)域中的行列序號之間具有對應(yīng)關(guān)系；在存儲矩陣數(shù)據(jù)時，依據(jù)預(yù)設(shè)維度在所述行列區(qū)域中確定需要占用的存儲空間，將需要存儲的矩陣數(shù)據(jù)按照行或者列依次存入所述存儲空間中相應(yīng)的單元區(qū)域；在調(diào)用數(shù)據(jù)時，參考所述單元區(qū)域地址與行列序號之間的對應(yīng)關(guān)系，確定目標(biāo)數(shù)據(jù)地址，依據(jù)所述目標(biāo)數(shù)據(jù)地址調(diào)用所述目標(biāo)數(shù)據(jù)。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，各個單元區(qū)域的地址與各行列序號之間的對應(yīng)關(guān)系具體為各個單元區(qū)域的地址由該單元區(qū)域在整個行列區(qū)域中的行列序號位拼接后減去進(jìn)位差值得到，所述進(jìn)位差值以基準(zhǔn)進(jìn)位制的差值逐行或逐列遞增。
3.根據(jù)權(quán)利要求2所述的方法，其特征在于，當(dāng)存儲某一矩陣的存儲器支持的最大列維度等于2的整數(shù)次冪時，該矩陣對應(yīng)的進(jìn)位差值始終為0。
4.根據(jù)權(quán)利要求1-3任意一項所述的方法，其特征在于，所述存儲器為隨機存儲器RAM 或寄存器組。
5.一種維度可重配的矩陣數(shù)據(jù)處理系統(tǒng)，其特征在于，包括存儲器，其存儲區(qū)域為支持最大維度的固定行列區(qū)域，所述行列區(qū)域具有多個單元區(qū)域，每個單元區(qū)域的地址與所述單元區(qū)域在整個行列區(qū)域中的行列序號之間具有對應(yīng)關(guān)系；存儲控制單元，用于在存儲矩陣數(shù)據(jù)時，依據(jù)預(yù)設(shè)維度在所述行列區(qū)域中確定需要占用的存儲空間，將需要存儲的矩陣數(shù)據(jù)按照行或者列依次存入所述存儲空間中相應(yīng)的單元區(qū)域；數(shù)據(jù)調(diào)用單元，用于在調(diào)用數(shù)據(jù)時，參考所述單元區(qū)域地址與行列序號之間的對應(yīng)關(guān)系，確定目標(biāo)數(shù)據(jù)地址，依據(jù)所述目標(biāo)數(shù)據(jù)地址調(diào)用所述目標(biāo)數(shù)據(jù)。
6.根據(jù)權(quán)利要求5所述的系統(tǒng)，其特征在于，各個單元區(qū)域的地址與各行列序號之間的對應(yīng)關(guān)系具體為各個單元區(qū)域的地址由該單元區(qū)域在整個行列區(qū)域中的行列序號位拼接后減去進(jìn)位差值得到，所述進(jìn)位差值以基準(zhǔn)進(jìn)位制的差值逐行或逐列遞增。
7.根據(jù)權(quán)利要求6所述的系統(tǒng)，其特征在于，如果存儲某一矩陣的存儲器支持的最大列維度等于2的整數(shù)次冪，則所述矩陣對應(yīng)的進(jìn)位差值始終為0。
8.根據(jù)權(quán)利要求5-7任意一項所述的系統(tǒng)，其特征在于，所述存儲器為隨機存儲器RAM 或寄存器組。
9.一種矩陣乘法處理器，其特征在于，包括第一存儲器，用于存儲第一待處理矩陣數(shù)據(jù)；第二存儲器，用于存儲第二待處理矩陣數(shù)據(jù)；第三存儲器，用于存儲結(jié)果矩陣數(shù)據(jù)；邏輯控制器，用于產(chǎn)生控制信號和分別對所述第一存儲器、第二存儲器和第三存儲器的計數(shù)信號；拼接單元，用于將兩路不同計數(shù)信號的計數(shù)值進(jìn)行位拼接后，在控制信號的控制下，分別傳輸給所述第一存儲器和第二存儲器，指示所述第一存儲器、第二存儲器輸出相應(yīng)單元區(qū)域的數(shù)據(jù)；乘累加器，用于獲取所述第一存儲器、第二存儲器輸出的矩陣數(shù)據(jù)并進(jìn)行乘累加后，在所述控制信號的控制下提供給第三存儲器，由所述第三存儲器根據(jù)所述計數(shù)信號確定目標(biāo)單元區(qū)域后存入所述乘累加器提供的數(shù)據(jù)；所述第一存儲器、第二存儲器和第三存儲器的存儲區(qū)域為支持最大維度的固定行列區(qū)域，所述行列區(qū)域具有多個單元區(qū)域，每個單元區(qū)域的地址與所述單元區(qū)域在整個行列區(qū)域中的行列序號之間具有對應(yīng)關(guān)系。
10.根據(jù)權(quán)利要求9所述的乘法處理器，其特征在于，還包括設(shè)置在拼接單元輸出端的減法單元，用于將拼接單元拼接后輸出的計數(shù)值減去一個進(jìn)位差值后分別傳輸給所述第一存儲器和第二存儲器。
全文摘要
本發(fā)明實施例提供了一種維度可重配的矩陣數(shù)據(jù)處理方法，包括預(yù)先依據(jù)需要支持的最大維度將存儲器劃分出固定行列區(qū)域，所述行列區(qū)域具有多個單元區(qū)域，每個單元區(qū)域的地址與所述單元區(qū)域在整個行列區(qū)域中的行列序號之間具有對應(yīng)關(guān)系；在存儲矩陣數(shù)據(jù)時，依據(jù)預(yù)設(shè)維度在所述行列區(qū)域中確定需要占用的存儲空間，將需要存儲的矩陣數(shù)據(jù)按照行或者列依次存入所述存儲空間中相應(yīng)的單元區(qū)域；在調(diào)用數(shù)據(jù)時，參考所述單元區(qū)域地址與行列序號之間的對應(yīng)關(guān)系，確定目標(biāo)數(shù)據(jù)地址，依據(jù)所述目標(biāo)數(shù)據(jù)地址調(diào)用所述目標(biāo)數(shù)據(jù)。本發(fā)明同時還提供了實現(xiàn)上述方法的系統(tǒng)及矩陣乘法器。本發(fā)明能夠滿足可重配維度需求，以減少資源損耗。
文檔編號G06F7/57GK102541507SQ201010620509
公開日2012年7月4日 申請日期2010年12月31日 優(yōu)先權(quán)日2010年12月31日
發(fā)明者徐安 申請人:聯(lián)芯科技有限公司