專利名稱：智能卡接口電路的制作方法
技術領域：
本實用新型涉及一種接口電路，尤其涉及一種應用于機頂盒的智能卡接口電路。
背景技術：
在使用智能卡的機頂盒的設計中，需要設置智能卡接口電路來實現(xiàn)微處理器與智 能卡之間的通信。現(xiàn)有的智能卡接口電路一般是采用專用的智能卡讀寫芯片，如TDA8024 等。一般來說，對所述專用的智能卡讀寫芯片的制造要求是需要其能夠適用于多種不同的 智能卡，故在這些芯片中大多設置有較多的附加功能。然而，機頂盒的智能卡接口一般只需 要實現(xiàn)一些基本的讀寫功能，因此若在機頂盒中使用這類專用的的智能卡讀寫芯片，會造 成機頂盒的制造成本的增加而降低其性價比。

實用新型內容有鑒于此，有必要提供一種結構簡單、成本較低并具有較好實用性的智能卡接口 電路。一種智能卡接口電路，設置于機頂盒內并電性連接于所述機頂盒的微處理器與讀 卡器之間，所述智能卡接口電路包括時鐘電路，包括第一三極管，所述時鐘電路電性連接至所述微處理器與所述讀卡 器之間，用于將所述微處理器發(fā)出的時鐘信號傳遞給讀卡器；復位電路，包括第二三極管，所述復位電路電性連接至所述微處理器與所述讀卡 器之間，用于將所述微處理器發(fā)出的復位信號傳遞給所述讀卡器；I/O電路，包括第三三極管及第四三極管，所述I/O電路電性連接至所述微處理器 與所述讀卡器之間，用于將所述微處理器發(fā)出的數據信號傳遞給所述讀卡器；其中，所述第一三極管、第二三極管、第三三極管及第四三極管導通后，能在對應 的時鐘電路、復位電路及I/O電路中提供較強的電流，從而增加所述微處理器對所述讀卡 器的驅動能力。較佳地，所述第一三極管、第二三極管、第三三極管及第四三極管均為NPN型三極管。較佳地，所述時鐘電路還包括分壓電路，所述第一三極管的集電極電性連接至所 述讀卡器的時鐘引腳，發(fā)射極電性連接至所述微處理器的時鐘引腳，基極電性連接至所述 分壓電路。較佳地，所述智能卡接口電路還包括一第一電壓源，所述分壓電路包括相互串接 的第一分壓電阻及第二分壓電阻，所述第一分壓電阻及第二分壓電阻之間電性連接至所述 第一三極管的基極，所述第一分壓電阻的另一端電性連接至所述第一電壓源，所述第二分 壓電阻的另一端接地。較佳地，所述時鐘電路還包括濾波電容，所述濾波電容的并聯(lián)至所述第二分壓電 阻的兩端。[0013]較佳地，所述智能卡接口電路還包括第二分壓電源，所述時鐘電路還包括可調電 阻，所述可調電阻一端電性連接至所述智能卡的微處理之間，另一端電性連接至所述第二 電壓源。較佳地，所述第二三極管的發(fā)射極電性連接至所述微處理器的復位引腳；集電極 電性連接至所述讀卡器的復位引腳，基極通過電性連接至第一電壓源。較佳地，所述復位電路還包括一第一上拉電阻，所述第一上拉電阻一端連接至所 述第二三極管的發(fā)射極與所述讀卡器的復位引腳之間，另一端電性連接至所述第二電壓 源。較佳地，所述第三三極管的發(fā)射極電性連接至所述微處理器的數據輸出引腳，集 電極電性連接至所述讀卡器的數據輸入/輸出引腳，基極電性連接至所述第一電壓源；所 述第四三極管的發(fā)射極電性連接至所述微處理器的數據輸入引腳，集電極電性連接至所述 讀卡器的數據輸入/輸出引腳，基極電性連接至所述第一電壓源。較佳地，所述I/O電路還包括一第二上拉電阻及一第三上拉電阻，所述第二上拉 電阻一端連接至所述第三三極管的發(fā)射極與所述讀卡器的數據輸入/輸出引腳之間，另一 端電性連接至所述第二電壓源；所述第三上拉電阻一端連接至所述第三三極管的發(fā)射極與 所述微處理器的數據輸入引腳之間，另一端電性連接至所述第一電壓源。相較于現(xiàn)有技術，本實用新型所述的智能卡接口電路利用所述時鐘電路、復位電 路及I/O電路這三個簡單的電阻晶體管邏輯(Resistor Transistor Logic, RTL)電路代替 價格較為昂貴的專用智能卡讀寫芯片，來實現(xiàn)所述微處理器與所述讀卡器之間的通信。所 述智能卡接口電路結構簡單且成本較低，有效降低了機頂盒的制造成本。

圖1是本實用新型較佳實施方式智能卡接口電路用于連接微處理器及讀卡器的 功能框圖。圖2是本實用新型較佳實施方式智能卡接口電路中時鐘電路的電路圖。圖3是本實用新型較佳實施方式智能卡接口電路中復位電路的電路圖。圖4是本實用新型較佳實施方式智能卡接口電路中I/O電路的電路圖。主要元件符號說明智能卡接口電路10時鐘電路11分壓電路111復位電路12I/O 電路 13數據輸出電路131數據輸入電路132第一三極管Qll第二三極管Q21第三三極管Q31第四三極管Q32[0035]濾波電容Cll[0036]可調電阻Rll[0037]第--分壓電阻Rl2[0038]第二二分壓電阻Rl3[0039]第--上拉電阻R21[0040]第--限流電阻R22[0041]第二二上拉電阻R31[0042]第二二限流電阻R32[0043]電阻R33[0044]第三三上拉電阻R34[0045]第三Ξ限流電阻R35[0046]微處理器20[0047]讀卡器30
具體實施方式
請參閱圖1，本實用新型較佳實施方式的智能卡接口電路10可裝設于機頂盒內， 所述智能卡接口電路10電性連接于微處理器20及讀卡器30之間，用于實現(xiàn)所述微處理器 20與裝入所述讀卡器30內的一現(xiàn)有的機頂盒智能卡(圖未示)之間的通信。所述智能卡 接口電路10包括時鐘電路11、復位電路12及I/O電路13。所述時鐘電路11分別電性連 接至所述微處理器20的時鐘引腳CLK_ICC及所述讀卡器30的時鐘引腳CLK_CARD ；所述復 位電路12分別電性連接至所述微處理器20的復位引腳RST_ICC及所述讀卡器30的復位 引腳RST_CARD ；所述I/O電路13電性連接至所述微處理器20的數據輸入引腳DIN_ICC、數 據輸出引腳D 0UT_ICC及讀卡器30的數據輸入/輸出引腳DI/0_CARD。請一并參閱圖2，所述時鐘電路11包括分壓電路111、第一三極管Q11、濾波電容 Cll及可調電阻R11。所述分壓電路111包括相互串接的第一分壓電阻R12及第二分壓電 阻R13。所述第一分壓電阻R 12的另一端電性連接至電壓值約為3. 3V的第一電壓源VCC1， 所述第二分壓電阻R13的另一端接地。在本較佳實施方式中，所述第一三極管Qll為一 NPN 型三極管。所述第一三極管Qll的集電極電性連接至所述讀卡器30的時鐘引腳CLK_CARD， 發(fā)射極電性連接至所述微處理器20的時鐘引腳CLK_ICC，基極電性連接至所述第一分壓電 阻R12及第二分壓電阻R13之間。所述濾波電容Cll并聯(lián)至所述第二分壓電阻R13兩端。 所述可調電阻Rll —端電性連接至所述時鐘引腳CLK_CARD與所述第一三極管Qll的集電 極之間，另一端接一電壓值約為5V的第二電壓源VCC2。所述分壓電路111用于對所述第一三極管Qll的基極提供一偏置電壓使所述第 一三極管Qll導通，以使通過所述第一三極管Qll相連接的讀卡器30的時鐘引腳CLK_ CARD及微處理器20的時鐘引腳CLK_ICC之間有較強的電流流過，從而增加所述微處理器 20對所述讀卡器30的驅動能力。所述濾波電容Cll用于對輸入至所述第一三極管Qll 基極的偏置電壓進行濾波，以防止所述偏置電壓對所述時鐘引腳CLK_ICC輸出的時鐘信 號的干擾。通過調節(jié)所述可調電阻Rll的阻值，可調節(jié)輸入至所述時鐘引腳CLK_CARD的 時鐘脈沖信號的上升時間及下降時間，從而使所述時鐘電路11符合所述智能卡對時鐘脈沖信號的上升時間及下降時間的要求，并可使所述時鐘電路11向所述讀卡器30輸出的 鐘脈沖信號符合《識別卡帶觸點的集成電路卡第3部分電信號和傳輸協(xié)議(Identific ation cards-Integratedcircuit cards-Part 3 Cards with contacts-Electrical interface andtransmission protocols, IS0/IEC 7816-3)》；同時，所述可調電阻 Rll 將 所述讀卡器30的時鐘引腳CLK_CARD上信號的電位上拉至+5V。例如，當所述可調電阻Rll 的阻值越小，其上流過的電流則越大，則所述時鐘引腳CLK_CARD的時鐘脈沖信號的上升時 間越短。請參閱圖3，所述復位電路12包括第二三極管Q21、第一上拉電阻R21及第一限流 電阻R22。在本較佳實施方式中，所述第二三極管Q21為NPN型三極管。所述第二三極管 Q21的發(fā)射極電性連接至所述微處理器20的復位引腳RST_ICC ；集電極電性連接至所述讀 卡器30的復位引腳RST_CARD，基極通過所述第一限流電阻R22電性連接至所述第一電壓源 VCC1。所述第一上拉電阻R21—端連接至所述第二三極管Q21的發(fā)射極與所述讀卡器30 的復位引腳RST_CARD之間，另一端電性連接至所述第二電壓源VCC2。所述第二三極管Q21在所述第一電壓源VCCl的作用下導通后，可使通過所述第 二三極管Q21相連接的讀卡器30的復位引腳RST_CARD及微處理器20的復位引腳RST_ICC 之間有較強的電流流過，從而增加所述微處理器20對所述讀卡器30的驅動能力。所述第 一上拉電阻R21用于將所述讀卡器30的復位引腳RST_CARD上信號的電位上拉至+5V。請參閱圖4，所述1/0電路13包括數據輸出電路131及數據輸入電路132。所述 數據輸出電路131包括第三三極管Q31、第二上拉電阻R31及第二限流電阻R32。在本較佳 實施方式中，所述第三三極管Q31為NPN型三極管。所述第三三極管Q31的發(fā)射極電性連 接至所述微處理器20的數據輸出引腳D0UT_ICC ；集電極通過電阻R33電性連接至所述讀 卡器30的數據輸入/輸出引腳DI/0_CARD，基極通過所述第二限流電阻R32電性連接至所 述第一電壓源VCC1。所述第二上拉電阻R31—端連接至所述第三三極管Q31的發(fā)射極與 所述讀卡器30的數據輸入/輸出引腳DI/0_CARD之間，另一端電性連接至所述第二電壓源 VCC2。所述第三三極管Q31在所述第一電壓源VCCl的作用下導通后，可使通過所述第 三三極管Q31相連接的讀卡器30的數據輸入/輸出引腳DI/0_CARD及微處理器20的數據 輸出引腳D 0UT_ICC之間有較強的電流流過，從而增加所述微處理器20對所述讀卡器30 的驅動能力。所述第二上拉電阻R31用于將所述讀卡器30的數據輸入/輸出引腳DI/0_ CARD上信號的電位上拉至+5V。所述數據輸入電路132包括第四三極管Q32、第三上拉電阻R34及第三限流電阻 R35。在本較佳實施方式中，所述第四三極管Q32為NPN型三極管。所述第四三極管Q32 的發(fā)射極電性連接至所述微處理器20的數據輸入引腳DIN_ICC ；集電極通過所述電阻R33 電性連接至所述讀卡器30的數據輸入/輸出引腳DI/0_CARD，基極通過所述第三限流電阻 R35電性連接至所述第一電壓源VCCl。所述第三上拉電阻R34—端連接至所述第三三極管 Q31的發(fā)射極與所述微處理器20的數據輸入引腳DIN_ICC之間，另一端電性連接至所述第 一電壓源VCCl。所述第四三極管Q32在所述第一電壓源VCCl的作用下導通后，可使通過所述第 三三極管Q31相連接的讀卡器30的數據輸入/輸出引腳DI/0_CARD及微處理器20的數據輸入引腳DIN_ICC之間有較強的電流流過，從而增加所述微處理器20對所述讀卡器30的 驅動能力。所述第三上拉電阻R34用于將所述微處理器20的數據輸入引腳DIN_ICC上信 號的電位上拉至+3. 3V。 相較于現(xiàn)有技術，本實用新型所述的智能卡接口電路10利用所述時鐘電路11、復 位電路12及I/O電路13這三個簡單的電阻晶體管邏輯(Resistor Transistor Logic, RTL) 電路代替較為昂貴的專用智能卡讀寫芯片，來實現(xiàn)所述微處理器20與所述讀卡器30之間 的通信。所述智能卡接口電路10結構簡單且成本較低，有效降低了機頂盒的制造成本。
權利要求1.一種智能卡接口電路，設置于機頂盒內并電性連接于所述機頂盒的微處理器與讀卡 器之間，其特征在于，所述智能卡接口電路包括時鐘電路，包括第一三極管，所述時鐘電路電性連接至所述微處理器與所述讀卡器之 間，用于將所述微處理器發(fā)出的時鐘信號傳遞給讀卡器；復位電路，包括第二三極管，所述復位電路電性連接至所述微處理器與所述讀卡器之 間，用于將所述微處理器發(fā)出的復位信號傳遞給所述讀卡器；I/O電路，包括第三三極管及一第四三極管，所述I/O電路電性連接至所述微處理器與 所述讀卡器之間，用于將所述微處理器發(fā)出的數據信號傳遞給所述讀卡器；其中，所述第一三極管、第二三極管、第三三極管及第四三極管導通后，能在對應的時 鐘電路、復位電路及I/O電路中提供較強的電流，從而增加所述微處理器對所述讀卡器的 驅動能力。
2.如權利要求1所述的智能卡接口電路，其特征在于所述第一三極管、第二三極管、 第三三極管及第四三極管均為NPN型三極管。
3.如權利要求2所述的智能卡接口電路，其特征在于所述時鐘電路包括分壓電路，所 述第一三極管的集電極電性連接至所述讀卡器的時鐘引腳，發(fā)射極電性連接至所述微處理 器的時鐘引腳，基極電性連接至所述分壓電路。
4.如權利要求3所述的智能卡接口電路，其特征在于所述智能卡接口電路還包括一 第一電壓源所述分壓電路包括相互串接的第一分壓電阻及第二分壓電阻，所述第一分壓電 阻及第二分壓電阻之間電性連接至所述第一三極管的基極，所述第一分壓電阻的另一端電 性連接至所述第一電壓源，所述第二分壓電阻的另一端接地。
5.如權利要求4所述的智能卡接口電路，其特征在于所述時鐘電路還包括濾波電容， 所述濾波電容的并聯(lián)至所述第二分壓電阻的兩端。
6.如權利要求3所述的智能卡接口電路，其特征在于所述智能卡接口電路還包括一 第二電壓源，所述時鐘電路還包括一可調電阻，所述可調電阻一端電性連接至所述智能卡 的微處理之間，另一端電性連接至所述第二電壓源。
7.如權利要求2所述的智能卡接口電路，其特征在于所述智能卡接口電路還包括一 第一電壓源，所述第二三極管的發(fā)射極電性連接至所述微處理器的復位引腳；集電極電性 連接至所述讀卡器的復位引腳，基極電性連接至所述第一電壓源。
8.如權利要求7所述的智能卡接口電路，其特征在于所述智能卡接口電路還包括一 第二電壓源，所述復位電路還包括一第一上拉電阻，所述第一上拉電阻一端連接至所述第 二三極管的發(fā)射極與所述讀卡器的復位引腳之間，另一端電性連接至第二電壓源。
9.如權利要求2所述的智能卡接口電路，其特征在于所述智能卡接口電路還包括 一第一電壓源，所述第三三極管的發(fā)射極電性連接至所述微處理器的數據輸出引腳，集電 極電性連接至所述讀卡器的數據輸入/輸出引腳，基極電性連接至一第一電壓源；所述第 四三極管的發(fā)射極電性連接至所述微處理器的數據輸入引腳，集電極電性連接至所述讀卡 器的數據輸入/輸出引腳，基極電性連接至所述第一電壓源。
10.如權利要求9所述的智能卡接口電路，其特征在于所述智能卡接口電路還包括一 第二電壓源，所述I/O電路還包括一第二上拉電阻及一第三上拉電阻，所述第二上拉電阻 一端連接至所述第三三極管的發(fā)射極與所述讀卡器的數據輸入/輸出引腳之間，另一端電性連接至所述第二電壓源；所述第三上拉電阻一端連接至所述第三三極管的發(fā)射極與所述 微處理器的數據輸入引腳之間，另一端電性連接至所述第一電壓源。
專利摘要一種智能卡接口電路，設置于機頂盒內并電性連接于所述機頂盒的微處理器與讀卡器之間，所述智能卡接口電路包括時鐘電路、復位電路及I/O電路，所述時鐘電路、復位電路及I/O電路分別用于將所述微處理器發(fā)出的時鐘信號、復位信號及數據信號傳遞給讀卡器。所述時鐘電路包括第一三極管，所述復位電路包括第二三極管，所述I/O電路包括第三三極管及第四三極管，所述第一三極管、第二三極管、第三三極管及第四三極管用于增加所述微處理器對所述讀卡器的驅動能力。本實用新型所述的智能卡接口電路結構簡單且成本較低。
文檔編號G06K17/00GK201780576SQ20102028978
公開日2011年3月30日 申請日期2010年8月12日 優(yōu)先權日2010年8月12日
發(fā)明者蔣弘昱 申請人:鴻富錦精密工業(yè)(深圳)有限公司;鴻海精密工業(yè)股份有限公司