專利名稱：一種用于射頻識別的基帶處理裝置及其讀寫器的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及信號處理，更具體地說，涉及一種用于射頻識別的基帶處理裝置及其讀寫器。
背景技術(shù)：
射頻識別(RFID)技術(shù)是利用空間電磁波的反射進行通信來識別目標(biāo)的技術(shù)。目前，射頻識別技術(shù)在物流、交通等領(lǐng)域得到廣泛應(yīng)用。其中UHF頻段的RFID技術(shù)以其識別距離遠(yuǎn)，工作效率高，標(biāo)簽體積小等優(yōu)點成為行業(yè)內(nèi)最優(yōu)前景的頻段，但因其剛開始進入大規(guī)模應(yīng)用，技術(shù)水平還沒有達到成熟的地步，現(xiàn)有的UHF頻段讀寫器大多存在集成度較低， 穩(wěn)定性不高，且成本偏高的缺點。

實用新型內(nèi)容本實用新型要解決的技術(shù)問題在于，針對現(xiàn)有技術(shù)的上述集成度較低、穩(wěn)定性不高、成本較高的缺陷，提供一種集成度高、穩(wěn)定性高、成本低的用于射頻識別的基帶處理裝置及其讀寫器。本實用新型解決其技術(shù)問題所采用的技術(shù)方案是構(gòu)造一種用于射頻識別的基帶處理裝置，包括數(shù)字信號處理器、實現(xiàn)分發(fā)功能的協(xié)處理器和模擬前端，所述數(shù)字信號處理器和協(xié)處理器通過數(shù)據(jù)傳輸通道和命令通道連接；所述協(xié)處理器和模擬前端通過數(shù)字信號發(fā)送通道和數(shù)字信號接收通道連接。在本實用新型所述的用于射頻識別的基帶處理裝置中，所述協(xié)處理器為可編程邏輯器件。在本實用新型所述的用于射頻識別的基帶處理裝置中，連接所述數(shù)字信號處理器和協(xié)處理器之間的數(shù)據(jù)傳輸通道為地址總線和數(shù)據(jù)總線；所述命令通道為ARE和AWE控制線。在本實用新型所述的用于射頻識別的基帶處理裝置中，所述數(shù)字信號發(fā)送通道是為數(shù)模轉(zhuǎn)換輸入信號的數(shù)據(jù)總線；所述數(shù)字信號接收通道是為模數(shù)轉(zhuǎn)換輸出信號的數(shù)據(jù)總線。在本實用新型所述的用于射頻識別的基帶處理裝置中，所述協(xié)處理器和模擬前端之間還通過控制總線連接。在本實用新型所述的用于射頻識別的基帶處理裝置中，連接所述協(xié)處理器和模擬前端之間的控制總線為SPI總線。在本實用新型所述的用于射頻識別的基帶處理裝置中，所述協(xié)處理器進一步包括命令解析模塊、功能實現(xiàn)模塊和控制模塊，其中，所述命令解析模塊接收來自所述數(shù)字信號處理器的命令，并將解析后的結(jié)果輸送到所述功能實現(xiàn)模塊和控制模塊；所述功能實現(xiàn)模塊還分別與所述數(shù)據(jù)傳輸通道、數(shù)字信號發(fā)送通道和數(shù)字信號接收通道連接；所述控制模塊接收來自所述命令解析模塊的信號、產(chǎn)生控制信號并通過所述控制總線傳輸?shù)侥M前端。在本實用新型所述的用于射頻識別的基帶處理裝置中，所述模擬前端包括模數(shù)轉(zhuǎn)換單元和數(shù)模轉(zhuǎn)換單元，所述模數(shù)轉(zhuǎn)換單元接收模擬信號并將其轉(zhuǎn)換為數(shù)字信號并通過所述數(shù)字信號接收通道傳送到所述協(xié)處理器；所述數(shù)模轉(zhuǎn)換單元通過所述數(shù)字信號發(fā)送單元接收數(shù)字信號、將其轉(zhuǎn)換為模擬信號并發(fā)送。本實用新型還揭示了一種用于射頻識別的讀寫器，包括射頻模塊和基帶處理裝置，所述基帶處理裝置包括數(shù)字信號處理器、實現(xiàn)分發(fā)功能的協(xié)處理器和模擬前端，所述數(shù)字信號處理器和協(xié)處理器通過數(shù)據(jù)傳輸通道和命令通道連接；所述協(xié)處理器和模擬前端通過數(shù)字信號發(fā)送通道和數(shù)字信號接收通道連接；所述協(xié)處理器為可編程邏輯器件；連接所述數(shù)字信號處理器和協(xié)處理器之間的數(shù)據(jù)傳輸通道為地址總線和數(shù)據(jù)總線；所述命令通道為ARE和AWE控制線；所述數(shù)字信號發(fā)送通道是為數(shù)模轉(zhuǎn)換輸入信號的數(shù)據(jù)總線；所述數(shù)字信號接收通道是為模數(shù)轉(zhuǎn)換輸出信號的數(shù)據(jù)總線；所述協(xié)處理器和模擬前端之間還通過控制總線連接；連接所述協(xié)處理器和模擬前端之間的控制總線為SPI總線。實施本實用新型的用于射頻識別的基帶處理裝置及其讀寫器，具有以下有益效果由于使用模擬前端替代分立的模數(shù)和數(shù)模轉(zhuǎn)換裝置，且兼容處理IQ雙通道；同時，使用 DSP控制FPGA實現(xiàn)功能，將控制部分和功能部分分開。所以其集成度高、穩(wěn)定性好、成本低。

圖1是本實用新型用于射頻識別的基帶處理裝置及其讀寫器實施例基帶處理裝置的結(jié)構(gòu)示意圖；圖2所述實施例中基帶處理裝置的接口結(jié)構(gòu)示意圖；圖3a、圖3b、圖3c是所述實施例中基帶處理裝置的電路原理圖。
具體實施方式
下面將結(jié)合附圖對本實用新型實施例作進一步說明。如圖1所示，在本實用新型用于射頻識別的基帶處理裝置及其讀寫器實施例中， 該基帶處理裝置包括數(shù)字信號處理器1 (DSP)、協(xié)處理器2 (可編程邏輯器件，F(xiàn)PGA)、模擬前端3 (AFE)及三者間的連接通道。DSP處理產(chǎn)生系統(tǒng)控制指令，并通過其與FPGA的連接通道發(fā)送給FPGA，在本實施例中，DSP與FPGA的連接通道為數(shù)據(jù)傳輸通道和命令傳輸通道，其中數(shù)據(jù)傳輸通道為雙向的數(shù)據(jù)總線和單向的地址總線，命令傳輸通道為讀使能(ARE)和寫使能(AWE)控制線；協(xié)處理器2包括命令解析模塊21、功能實現(xiàn)模塊22以及控制模塊23， 當(dāng)協(xié)處理器2即FPGA接收DSP發(fā)送的命令時，在命令解析模塊21中進行指令解析，然后控制功能實現(xiàn)模塊22完成基帶功能處理，并調(diào)用控制模塊23通過與AFE的連接通道控制AFE 并與其通信；在本實施例中，F(xiàn)PGA與AFE的連接通道包括數(shù)字信號接收通道、數(shù)字信號發(fā)送通道以及控制總線，其中，該控制總線為SPI串行總線，數(shù)字信號接收通道、數(shù)字信號發(fā)送通道為數(shù)據(jù)傳輸總線；模擬前端3包括模數(shù)轉(zhuǎn)換單元31和數(shù)模轉(zhuǎn)換單元32，模數(shù)轉(zhuǎn)換單元 31接收模擬信號將其轉(zhuǎn)換為數(shù)字信號并通過數(shù)字信號接收通道傳送到協(xié)處理器2 ；數(shù)模轉(zhuǎn)換單元32通過數(shù)字信號發(fā)送單元接收數(shù)字信號、將其轉(zhuǎn)換為模擬信號并發(fā)送。模/數(shù)轉(zhuǎn)換器件AFE在FPGA的控制下對發(fā)送數(shù)據(jù)進行數(shù)模轉(zhuǎn)換然后送入射頻通道，并對射頻通道傳回
4的I、Q雙路模擬數(shù)據(jù)進行模數(shù)轉(zhuǎn)換然后送回FPGA進行基帶處理。值得一提的是，在本實施例中，模數(shù)轉(zhuǎn)換模塊同時對I、Q兩路信號進行處理，并利用串行復(fù)用的方式將兩路信號交替輸出到FPGA。在本實施例中，AFE系統(tǒng)時鐘由FPGA中的控制模塊進行配置。在本實施例中，DSP采用BF518，F(xiàn)PGA采用)(C3S700A，AFE采用MAX19712。數(shù)字信號處理器1負(fù)責(zé)處理從上位機接收到的命令，將其譯成相應(yīng)的命令字，調(diào)用對應(yīng)程序生成命令及數(shù)據(jù)，傳送給協(xié)處理器2 ；協(xié)處理器2采用Xilinx公司Spartan3A系列)(C3S700A型 FPGA器件，協(xié)處理器2中包含命令解析模塊21負(fù)責(zé)對數(shù)字信號處理器1發(fā)送的命令進行解析，解析出功能執(zhí)行指令則開啟相應(yīng)功能模塊對數(shù)據(jù)進行處理，解析出控制指令則調(diào)用控制模塊對其他器件如模擬前端3進行控制；模擬前端3采用MAXIM公司的MAX19712型AFE 器件，模擬前端3中包括數(shù)模轉(zhuǎn)換單元32及模數(shù)轉(zhuǎn)換單元31，負(fù)責(zé)對發(fā)送信號進行數(shù)模變換，發(fā)送給射頻端口，并對從射頻端口接收的信號進行模數(shù)轉(zhuǎn)換，送入FPGA進行功能處理。 參見圖3a、圖北和圖3c，其中，圖3a、圖北和圖3c是同一個電原理圖中的不同部分，這三個圖合起來是一個完整的基帶處理裝置的電路原理圖。本實用新型基帶處理結(jié)構(gòu)的各部件間接口(連接通道)關(guān)系如圖2所示，DSP與 FPGA之間的連接為讀使能ARE，寫使能AWE，地址線ADDR及雙向數(shù)據(jù)線DATA，其中ARE與 AffE控制雙向數(shù)據(jù)線DATA的數(shù)據(jù)傳遞方向；FPGA與AFE之間的連接為SPI串行總線，AFE 時鐘CLK，及負(fù)責(zé)傳輸發(fā)送數(shù)字信號的DA數(shù)據(jù)線與負(fù)責(zé)傳輸接收數(shù)字信號的AD數(shù)據(jù)線，其中SPI串行總線包括串行時鐘SCLK，串行使能SCS，串行輸入DIN及串行輸出D0UT。如圖2所示，本實用新型讀寫器基帶處理構(gòu)架完成的信號處理包括DSP到FPGA的命令傳遞，和FPGA到DSP的結(jié)果返回，以及DSP經(jīng)FPGA對AFE的控制方法。首先上位機通過串口發(fā)送指令，在DSP中被解析成命令字，可以調(diào)用相應(yīng)的處理程序。處理程序包含對 FPGA的寫指令，對FPGA的讀指令，及通過FPGA對AFE進行控制的指令。當(dāng)DSP運行寫指令時，寫使能AWE被觸發(fā)，寫地址通過地址線ADDR傳入FPGA，數(shù)據(jù)線DATA方向為從DSP到FPGA傳遞寫數(shù)據(jù)，當(dāng)FPGA檢測到寫使能AWE有效時，從地址線 ADDR上讀出寫地址，找到該地址對應(yīng)的命令，讀出數(shù)據(jù)線上的數(shù)據(jù)寫入相應(yīng)寄存器，如果寫入寄存器為模塊使能，F(xiàn)PGA將開啟相關(guān)功能模塊及控制模塊。當(dāng)DSP運行讀指令時，讀使能ARE被觸發(fā)，讀地址通過地址線ADDR傳入FPGA，當(dāng) FPGA檢測到讀使能ARE有效時，從地址線ADDR上讀出讀地址，找到該地址對應(yīng)的指令，讀出該寄存器的值寫入數(shù)據(jù)線DATA，這時候數(shù)據(jù)線DATA的方向為從FPGA到DSP，DSP從地址線上取出返回的結(jié)果完成指令。當(dāng)DSP運行對AFE的控制指令時，首先通過寫指令將寄存器配置數(shù)據(jù)傳入FPGA ； 然后FPGA通過解析指令啟動相應(yīng)的控制模塊；通過這些控制模塊FPGA可以為AFE提供時鐘，還可以通過控制AFE時鐘使能來控制AFE的開啟與關(guān)閉，以及通過SPI串行總線對AFE 控制寄存器進行修改，從而改變AFE的狀態(tài)控制等。本實施例中還揭示了一種用于無線識別讀寫器，該讀寫器包括射頻模塊和基帶處理裝置，其基帶處理裝置就是上面描述的基帶處理裝置。以上所述實施例僅表達了本實用新型的幾種實施方式，其描述較為具體和詳細(xì)， 但并不能因此而理解為對本實用新型專利范圍的限制。應(yīng)當(dāng)指出的是，對于本領(lǐng)域的普通技術(shù)人員來說，在不脫離本實用新型構(gòu)思的前提下，還可以做出若干變形和改進，這些都屬于本實用新型的保護范圍。因此，本實用新型專利的保護范圍應(yīng)以所附權(quán)利要求為準(zhǔn)。
權(quán)利要求1.一種用于射頻識別的基帶處理裝置，其特征在于，包括數(shù)字信號處理器、實現(xiàn)分發(fā)功能的協(xié)處理器和模擬前端，所述數(shù)字信號處理器和協(xié)處理器通過數(shù)據(jù)傳輸通道和命令通道連接；所述協(xié)處理器和模擬前端通過數(shù)字信號發(fā)送通道和數(shù)字信號接收通道連接。
2.根據(jù)權(quán)利要求1所述的用于射頻識別的基帶處理裝置，其特征在于，所述協(xié)處理器為可編程邏輯器件。
3.根據(jù)權(quán)利要求2所述的用于射頻識別的基帶處理裝置，其特征在于，連接所述數(shù)字信號處理器和協(xié)處理器之間的數(shù)據(jù)傳輸通道為地址總線和數(shù)據(jù)總線；所述命令通道為讀使能和寫使能控制線。
4.根據(jù)權(quán)利要求3所述的用于射頻識別的基帶處理裝置，其特征在于，所述數(shù)字信號發(fā)送通道是為數(shù)模轉(zhuǎn)換輸入信號的數(shù)據(jù)總線；所述數(shù)字信號接收通道是為模數(shù)轉(zhuǎn)換輸出信號的數(shù)據(jù)總線。
5.根據(jù)權(quán)利要求1-4任意一項所述的用于射頻識別的基帶處理裝置，其特征在于，所述協(xié)處理器和模擬前端之間還通過控制總線連接。
6.根據(jù)權(quán)利要求5所述的用于射頻識別的基帶處理裝置，其特征在于，連接所述協(xié)處理器和模擬前端之間的控制總線為SPI總線。
7.根據(jù)權(quán)利要求6所述的用于射頻識別的基帶處理裝置，其特征在于，所述協(xié)處理器進一步包括命令解析模塊、功能實現(xiàn)模塊和控制模塊，其中，所述命令解析模塊接收來自所述數(shù)字信號處理器的命令，并將解析后的結(jié)果輸送到所述功能實現(xiàn)模塊和控制模塊；所述功能實現(xiàn)模塊還分別與所述數(shù)據(jù)傳輸通道、數(shù)字信號發(fā)送通道和數(shù)字信號接收通道連接； 所述控制模塊接收來自所述命令解析模塊的信號、產(chǎn)生控制信號并通過所述控制總線傳輸?shù)侥M前端。
8.根據(jù)權(quán)利要求7所述的用于射頻識別的基帶處理裝置，其特征在于，所述模擬前端包括模數(shù)轉(zhuǎn)換單元和數(shù)模轉(zhuǎn)換單元，所述模數(shù)轉(zhuǎn)換單元接收模擬信號并將其轉(zhuǎn)換為數(shù)字信號并通過所述數(shù)字信號接收通道傳送到所述協(xié)處理器；所述數(shù)模轉(zhuǎn)換單元通過所述數(shù)字信號發(fā)送單元接收數(shù)字信號、將其轉(zhuǎn)換為模擬信號并發(fā)送。
9.一種用于射頻識別的讀寫器，包括射頻模塊和基帶處理裝置，其特征在于，所述基帶處理裝置為權(quán)利要求5或8所述的基帶處理裝置。
專利摘要本實用新型涉及一種用于射頻識別的基帶處理裝置，包括數(shù)字信號處理器、實現(xiàn)分發(fā)功能的協(xié)處理器和模擬前端，所述數(shù)字信號處理器和協(xié)處理器通過數(shù)據(jù)傳輸通道和命令通道連接；所述協(xié)處理器和模擬前端通過數(shù)字信號發(fā)送通道和數(shù)字信號接收通道連接。本實用新型還涉及一種讀寫器。實施本實用新型的用于射頻識別的基帶處理裝置及其讀寫器，具有以下有益效果由于使用模擬前端替代分立的模數(shù)和數(shù)模轉(zhuǎn)換裝置，且兼容處理IQ雙通道；同時，使用DSP控制FPGA實現(xiàn)功能，將控制部分和功能部分分開。所以其集成度高、穩(wěn)定性好、成本低。
文檔編號G06F13/38GK201974820SQ20102060425
公開日2011年9月14日 申請日期2010年11月12日 優(yōu)先權(quán)日2010年11月12日
發(fā)明者劉春江, 段璞, 黃新利 申請人:深圳市遠(yuǎn)望谷信息技術(shù)股份有限公司