專(zhuān)利名稱(chēng)：一種時(shí)鐘切換裝置的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型屬于時(shí)鐘信號(hào)處理技術(shù)領(lǐng)域，具體地說(shuō)，是涉及一種時(shí)鐘信號(hào)的切換
直O(jiān)
背景技術(shù)：
在數(shù)字視頻處理芯片中，根據(jù)應(yīng)用場(chǎng)合的需要，經(jīng)常要實(shí)現(xiàn)輸入時(shí)鐘的切換。比 如某個(gè)視頻處理芯片有兩個(gè)輸入時(shí)鐘clkl、clk2,當(dāng)輸入到視頻處理芯片的視頻流在低 分辨率時(shí)，要求芯片的工作時(shí)鐘是clkl ；當(dāng)輸入到視頻處理芯片的視頻流工作在高分辨率 時(shí)，則要求芯片的工作時(shí)鐘為clk2。兩個(gè)輸入時(shí)鐘clkl、clk2的切換時(shí)間對(duì)這個(gè)視頻處理芯片來(lái)說(shuō)是完全未知的，如 果不做專(zhuān)門(mén)處理，而直接采用一個(gè)選擇器選擇其中一路時(shí)鐘信號(hào)輸出，可能會(huì)使此視頻處 理芯片的電路發(fā)生未知的問(wèn)題，從而導(dǎo)致電路的崩潰或者邏輯上的混亂。舉例說(shuō)明一般的 時(shí)鐘切換電路不會(huì)考慮毛刺和亞穩(wěn)態(tài)問(wèn)題，它只是通過(guò)一個(gè)簡(jiǎn)單的二選一切換芯片來(lái)對(duì)兩 路時(shí)鐘信號(hào)clkl、clk2進(jìn)行切換，其邏輯電路參見(jiàn)圖1所示。對(duì)應(yīng)的邏輯公式為clk_out = (clk_sel or clk_l)and( clk_sel or clk_2) (1)其中，clk_ sel為時(shí)鐘選擇信號(hào)； clk_sel為clk_sel的反向信號(hào)。由公式(1)可見(jiàn)，在時(shí)鐘選擇信 號(hào)clk_sel為O時(shí)， clk_sel為1。根據(jù)邏輯或門(mén)的特性，或門(mén)Orl的輸出為clk_l，或門(mén) 0r2的輸出為1，即Orl對(duì)clk_l是“暢通的”;0r2對(duì)clk_2是“阻塞的”。由此一來(lái)，通過(guò)與 門(mén)And輸出的時(shí)鐘信號(hào)clk_out即為clk_l。在實(shí)際的工程應(yīng)用中，如果clk_sel在電路運(yùn)行中動(dòng)態(tài)變化，上述電路如果不做 特殊處理，在切換輸出的時(shí)鐘信號(hào)clk_out上就會(huì)產(chǎn)生毛刺或者出現(xiàn)不確定狀態(tài)，如圖2所 示的時(shí)鐘波形。其中，箭頭所指的脈沖即為切換過(guò)程中所產(chǎn)生的毛刺。若將該時(shí)鐘信號(hào)直 接輸入到視頻處理芯片中，則會(huì)對(duì)系統(tǒng)運(yùn)行的穩(wěn)定性造成不利影響。為了實(shí)現(xiàn)系統(tǒng)的穩(wěn)定運(yùn)行，就需要采取一定的措施來(lái)實(shí)現(xiàn)時(shí)鐘信號(hào)的平滑切換， 從而使得切換后輸出的時(shí)鐘信號(hào)沒(méi)有毛刺，沒(méi)有亞穩(wěn)態(tài)問(wèn)題。為此，業(yè)界提出了一些解決該 類(lèi)問(wèn)題的方法，比如公告號(hào)為CN2872451Y、CN100587652C、CN101299159B的專(zhuān)利申請(qǐng)。雖 然在解決毛刺和亞穩(wěn)態(tài)問(wèn)題上都起到了一定的作用，但是各有其自身的缺陷。比如中國(guó)實(shí) 用新型CN2872451Y公開(kāi)了一種新型時(shí)鐘動(dòng)態(tài)切換電路，雖然在一定程度上解決了亞穩(wěn)態(tài) 問(wèn)題，但是當(dāng)快慢時(shí)鐘頻率相差較大時(shí)，難以避免門(mén)控輸出疊加產(chǎn)生毛刺現(xiàn)象。發(fā)明專(zhuān)利 CN100587652C公開(kāi)了一種時(shí)鐘切換方法以及時(shí)鐘切換裝置，步驟多、操作復(fù)雜，而且必須事 先知道要切換的兩路時(shí)鐘信號(hào)中，哪路時(shí)鐘比較快，哪路時(shí)鐘比較慢，快慢時(shí)鐘信號(hào)必須輸 入到特定的端口上，才能實(shí)現(xiàn)時(shí)鐘信號(hào)的平滑切換，因此實(shí)際應(yīng)用情況并不理想。中國(guó)發(fā)明 專(zhuān)利CN101299159B公開(kāi)了一種時(shí)鐘切換電路，采用兩個(gè)D觸發(fā)器以及復(fù)位產(chǎn)生電路、或門(mén) 和與非門(mén)等來(lái)解決亞穩(wěn)態(tài)和輸出毛刺問(wèn)題。經(jīng)過(guò)邏輯仿真我們發(fā)現(xiàn)當(dāng)時(shí)鐘選擇信號(hào)clk_ sel在clkl或者clk2上升沿附近變化時(shí)，該專(zhuān)利技術(shù)對(duì)亞穩(wěn)態(tài)的處理不夠完善，容易導(dǎo)致 邏輯的混亂。[0007]基于此，如何設(shè)計(jì)一種能夠?qū)崿F(xiàn)任意頻率時(shí)鐘之間的平滑切換，以徹底規(guī)避亞穩(wěn) 態(tài)和毛刺問(wèn)題，是本實(shí)用新型所要解決的一項(xiàng)主要問(wèn)題。

實(shí)用新型內(nèi)容本實(shí)用新型的目的在于提供一種時(shí)鐘切換裝置，在對(duì)兩路時(shí)鐘信號(hào)進(jìn)行切換時(shí)， 避免毛刺和亞穩(wěn)態(tài)問(wèn)題的出現(xiàn)。為解決上述問(wèn)題，本實(shí)用新型采用以下技術(shù)方案予以實(shí)現(xiàn)一種時(shí)鐘切換裝置，用于根據(jù)時(shí)鐘選擇信號(hào)進(jìn)行第一時(shí)鐘信號(hào)Clkl和第二時(shí)鐘 信號(hào)clk2的切換，包括四組D觸發(fā)器、第一時(shí)鐘門(mén)控處理模塊、第二時(shí)鐘門(mén)控處理模塊和組 合處理模塊；其中，第一組D觸發(fā)器的數(shù)據(jù)端接收所述的時(shí)鐘選擇信號(hào)，時(shí)鐘端接收clkl，輸出端輸 出第一時(shí)鐘選擇信號(hào)；第二組D觸發(fā)器的數(shù)據(jù)端接收所述的第一時(shí)鐘選擇信號(hào)，時(shí)鐘端接收clk2，輸出 端連接第三組D觸發(fā)器的反相復(fù)位端；第三組D觸發(fā)器的數(shù)據(jù)端接收所述的時(shí)鐘選擇信號(hào)，時(shí)鐘端接收clk2，輸出端通 過(guò)反相器輸出第二時(shí)鐘選擇信號(hào)；第四組D觸發(fā)器的數(shù)據(jù)端接收所述的第二時(shí)鐘選擇信號(hào)，時(shí)鐘端接收clkl，輸出 端連接第一組D觸發(fā)器的反相置位端；第一時(shí)鐘門(mén)控處理模塊，接收所述第一時(shí)鐘選擇信號(hào)，并作為門(mén)控使能信號(hào)，對(duì)同 時(shí)輸入的clkl進(jìn)行門(mén)控處理；第二時(shí)鐘門(mén)控處理模塊，接收所述第二時(shí)鐘選擇信號(hào)，并作為門(mén)控使能信號(hào)，對(duì)同 時(shí)輸入的clk2進(jìn)行門(mén)控處理；組合處理模塊，將門(mén)控處理后生成的信號(hào)進(jìn)行組合輸出。采用上述的四組D觸發(fā)器對(duì)時(shí)鐘選擇信號(hào)進(jìn)行處理，以生成用于控制clkl、clk2 選通輸出的門(mén)控使能信號(hào)，即第一時(shí)鐘選擇信號(hào)和第二時(shí)鐘選擇信號(hào)，進(jìn)而可以達(dá)到去除 毛刺和亞穩(wěn)態(tài)的設(shè)計(jì)目的。具體來(lái)講，當(dāng)所述時(shí)鐘選擇信號(hào)從選通clkl的狀態(tài)跳變到選通 clk2的狀態(tài)時(shí)，利用所述第一組D觸發(fā)器，可以使第一時(shí)鐘選擇信號(hào)在保持選通clkl的狀 態(tài)至少經(jīng)歷一個(gè)clkl脈沖時(shí)進(jìn)行跳變；利用第二、第三組D觸發(fā)器，可以使第二時(shí)鐘選擇 信號(hào)在所述第一時(shí)鐘選擇信號(hào)跳變后，保持當(dāng)前阻斷clk2的狀態(tài)至少經(jīng)歷兩個(gè)clk2脈沖 時(shí)進(jìn)行跳變；反之亦然，即當(dāng)所述時(shí)鐘選擇信號(hào)從選通clk2的狀態(tài)跳變到選通clkl的狀態(tài) 時(shí)，利用所述第三組D觸發(fā)器，可以使第二時(shí)鐘選擇信號(hào)在保持選通clk2的狀態(tài)至少經(jīng)歷 一個(gè)clk2脈沖時(shí)進(jìn)行跳變；利用第一、第四組D觸發(fā)器，可以使第一時(shí)鐘選擇信號(hào)在所述第 二時(shí)鐘選擇信號(hào)跳變后，保持當(dāng)前阻斷clkl的狀態(tài)至少經(jīng)歷兩個(gè)clkl脈沖時(shí)進(jìn)行跳變。進(jìn)一步的，所述第一時(shí)鐘門(mén)控處理模塊為或門(mén)，接收所述的第一時(shí)鐘選擇信號(hào)和 clkl，進(jìn)行“或”運(yùn)算后輸出；所述第二時(shí)鐘門(mén)控處理模塊也為或門(mén)，接收所述的第二時(shí)鐘選 擇信號(hào)和clk2，進(jìn)行“或”運(yùn)算后輸出。又進(jìn)一步的，所述組合處理模塊為與門(mén)，對(duì)通過(guò)兩路所述的或門(mén)輸出的信號(hào)進(jìn)行 “與”運(yùn)算后輸出。優(yōu)選的，所述反相器優(yōu)選采用邏輯非門(mén)實(shí)現(xiàn)，當(dāng)然，也可以采用由三極管等開(kāi)關(guān)元件組建的反相電路實(shí)現(xiàn)。再進(jìn)一步的，系統(tǒng)輸出的復(fù)位信號(hào)可以?xún)H傳輸至所述第一組D觸發(fā)器的反相復(fù)位 端，也可以同時(shí)傳輸至所述第一、第二、第四組D觸發(fā)器的反相復(fù)位端。更進(jìn)一步的，所述的每一組D觸發(fā)器可以均由一個(gè)D觸發(fā)器構(gòu)建或者均由多個(gè)D 觸發(fā)器串聯(lián)構(gòu)建。本實(shí)用新型優(yōu)選采用兩個(gè)D觸發(fā)器串聯(lián)的方式來(lái)組成每一組D觸發(fā)器， 其中，第二組D觸發(fā)器的輸出端連接第三組D觸發(fā)器中后一級(jí)D觸發(fā)器的反相復(fù)位端；第四 組D觸發(fā)器的輸出端連接第一組D觸發(fā)器中后一級(jí)D觸發(fā)器的反相置位端。與現(xiàn)有技術(shù)相比，本實(shí)用新型的優(yōu)點(diǎn)和積極效果是本實(shí)用新型的時(shí)鐘切換裝置 相比現(xiàn)有解決方案在去除亞穩(wěn)態(tài)方面的特性更優(yōu)，而且無(wú)論時(shí)鐘選擇信號(hào)在任何時(shí)刻發(fā)生 變化，都不會(huì)引起輸出時(shí)鐘出現(xiàn)窄脈沖，即毛刺現(xiàn)象。此外，本實(shí)用新型對(duì)輸入時(shí)鐘頻率沒(méi) 有要求，可以實(shí)現(xiàn)任何頻率時(shí)鐘之間的平滑切換，確保系統(tǒng)運(yùn)行的穩(wěn)定性。結(jié)合附圖閱讀本實(shí)用新型實(shí)施方式的詳細(xì)描述后，本實(shí)用新型的其他特點(diǎn)和優(yōu)點(diǎn) 將變得更加清楚。

圖1是傳統(tǒng)時(shí)鐘切換電路的邏輯電路原理圖；圖2是圖1所示邏輯電路的輸入輸出信號(hào)波形圖；圖3是時(shí)鐘切換方法的一種實(shí)施例的流程框圖；圖4是采用圖3所示方法處理輸出的時(shí)鐘信號(hào)的一種實(shí)施例的波形圖；圖5是采用圖3所示方法處理輸出的時(shí)鐘信號(hào)的另一種實(shí)施例的波形圖；圖6是本實(shí)用新型所提出的時(shí)鐘切換裝置的一種實(shí)施例的邏輯電路原理圖；圖7是本實(shí)用新型所提出的時(shí)鐘切換裝置的另外一種實(shí)施例的邏輯電路原理圖；圖8是圖7所示邏輯電路的輸入輸出信號(hào)波形圖。
具體實(shí)施方式
以下結(jié)合附圖對(duì)本實(shí)用新型的具體實(shí)施方式
作進(jìn)一步詳細(xì)地說(shuō)明。本實(shí)用新型為了解決現(xiàn)有時(shí)鐘切換電路在時(shí)鐘選擇信號(hào)clk_sel發(fā)生跳變時(shí)，容 易在輸出的時(shí)鐘信號(hào)中產(chǎn)生毛刺的問(wèn)題，改變傳統(tǒng)直接將時(shí)鐘選擇信號(hào)clk_sel作為門(mén)控 使能信號(hào)，對(duì)第一時(shí)鐘信號(hào)clkl和第二時(shí)鐘信號(hào)clk2進(jìn)行門(mén)控處理的設(shè)計(jì)方式，而是對(duì)所 述的時(shí)鐘選擇信號(hào)clk_sel進(jìn)行處理，生成分別用于控制第一時(shí)鐘信號(hào)clkl和第二時(shí)鐘信 號(hào)clk2輸出/阻塞的第一時(shí)鐘選擇信號(hào)ff 1_Q和第二時(shí)鐘選擇信號(hào)ff5_Q_n，即將公式(1) 修改為clk_out = (ffl_Q or clk_l) and (ff5_Q_n or clk_2)在時(shí)鐘選擇信號(hào) clk_sel 發(fā)生跳變時(shí)，讓ff 1_Q和ff5_Q_n不同時(shí)變化，而是以特定的順序進(jìn)行變化，使兩路時(shí)鐘信 號(hào)clkl、clk2均“阻塞”，然后再把需要輸出的一路時(shí)鐘信號(hào)選通輸出，以避免毛刺的產(chǎn)生。以clk_sel從0變到1為例進(jìn)行說(shuō)明。假設(shè)clk_sel為0時(shí)，ffl_Q = 0，ff5_Q_n =1 ；clkl選通，clk2阻塞。某時(shí)亥lj，clk_sel由0變?yōu)?，為避免毛刺，先讓ffl_Q = 1，并 保持fT5_Q_n = 1，使兩路時(shí)鐘信號(hào)clkl、clk2均阻塞；然后，再把fT5_Q_n變?yōu)?，讓clk2 選通輸出。[0038]下面通過(guò)兩個(gè)具體的實(shí)施例，來(lái)詳細(xì)闡述本實(shí)用新型所提出的時(shí)鐘切換方法以及 時(shí)鐘切換裝置的具體設(shè)計(jì)方法及工作原理。實(shí)施例一，本實(shí)施例提出了一種時(shí)鐘切換方法，參見(jiàn)圖3所示，包括以下步驟S301、接收第一時(shí)鐘信號(hào)clkl、第二時(shí)鐘信號(hào)clk2、以及用于對(duì)所述clkl、clk2進(jìn) 行切換輸出的時(shí)鐘選擇信號(hào)clk_Sel。S302、對(duì)所述時(shí)鐘選擇信號(hào)clk_sel進(jìn)行處理，以生成第一時(shí)鐘選擇信號(hào)《1_0和 第二時(shí)鐘選擇信號(hào)ff5_Q_n。其中，ffl_Q用于對(duì)clkl進(jìn)行使能控制，ff5_Q_n用于對(duì)clk2進(jìn)行使能控制。當(dāng) clk_sel處于選擇clkl輸出的狀態(tài)時(shí)，ffl_Q進(jìn)入選通clkl輸出的狀態(tài)，ff5_Q_n進(jìn)入阻 塞clk2輸出的狀態(tài)；當(dāng)clk_sel處于選擇clk2輸出的狀態(tài)時(shí)，ff 1_Q進(jìn)入阻塞clkl輸出 的狀態(tài)，ff5_Q_n進(jìn)入選通clk2輸出的狀態(tài)。而當(dāng)clk_sel發(fā)生跳變時(shí)，為了避免輸出的時(shí) 鐘信號(hào)出現(xiàn)毛刺或者亞穩(wěn)態(tài)問(wèn)題，需要對(duì)ffl_Q和ff5_Q_n的跳變時(shí)序進(jìn)行特殊控制。在 本實(shí)施例中，當(dāng)clk_sel從選通clkl的狀態(tài)跳變到選通clk2的狀態(tài)時(shí)，首先使ffl_Q在保 持選通clkl的狀態(tài)至少一個(gè)clkl脈沖時(shí)(即到達(dá)下一個(gè)clkl脈沖時(shí))，再進(jìn)行跳變，即跳 變成阻塞clkl輸出的狀態(tài)；而后，ff5_Q_n在ffl_Q跳變后，保持當(dāng)前阻斷clk2的狀態(tài)至 少兩個(gè)clk2脈沖時(shí)(即到達(dá)之后的第二個(gè)clk2脈沖時(shí))，再進(jìn)行跳變，即跳變成選通clk2 輸出的狀態(tài)。舉例說(shuō)明假設(shè)clk_sel = 0時(shí)，表示選通clkl ；clk_sel = 1時(shí)，表示選通clk2。 當(dāng)clk_sel = 0時(shí)，ff 1_Q = 0，ff5_Q_n = 1 ；此時(shí)clkl選通，clk2阻塞，時(shí)鐘輸出信號(hào)clk_ out輸出clkl，參見(jiàn)圖4所示的波形圖。當(dāng)clk_sel由0變?yōu)?時(shí)，ff 1_Q維持0至少到達(dá) 下一個(gè)clkl脈沖時(shí)，再變?yōu)?，即讓clkl的前一個(gè)周期的波形輸出完，然后將時(shí)鐘輸出信 號(hào)clk_out置為1。此后，fT5_Q_n在維持1至少兩個(gè)clk2脈沖后，即到達(dá)ffl_Q變?yōu)?之 后的第二個(gè)clk2脈沖時(shí)，跳變?yōu)?，使時(shí)鐘輸出信號(hào)clk_out轉(zhuǎn)而輸出clk2，即從一個(gè)完整 的clk2時(shí)鐘周期開(kāi)始輸出時(shí)鐘信號(hào)clk2。反之亦然，即當(dāng)clk_sel由1變?yōu)?時(shí)，ff5_Q_ η首先維持0至少到達(dá)下一個(gè)clk2脈沖時(shí)，再變?yōu)?，即讓clk2的前一個(gè)周期的波形輸出 完，然后將clk_out置為1。此后，ffl_Q在維持1至少兩個(gè)clkl脈沖后，跳變?yōu)?，使clk_ out轉(zhuǎn)而輸出clkl，即從一個(gè)完整的clkl時(shí)鐘周期開(kāi)始輸出第一時(shí)鐘信號(hào)clkl。由此無(wú)論 clk_sel在何時(shí)發(fā)生跳變，均可避免在clk_out波形中出現(xiàn)毛刺或者亞穩(wěn)態(tài)問(wèn)題。如何由clk_sel來(lái)產(chǎn)生所述的第一時(shí)鐘選擇信號(hào)ff 1_Q和第二時(shí)鐘選擇信號(hào)ff5_ Q_n呢？本實(shí)施例提出了以下設(shè)計(jì)方案，以clk_sel從0變到1為例進(jìn)行說(shuō)明首先，對(duì)clk_sel在第一時(shí)鐘域(即clkl所在的時(shí)鐘域)進(jìn)行至少一次同步處理， 以生成所述的第一時(shí)鐘選擇信號(hào)ffl_Q ；其次，對(duì)ff 1_Q在第二時(shí)鐘域(即clk2所在的時(shí)鐘域)進(jìn)行至少兩次同步處理；然后，進(jìn)行取反操作，進(jìn)而生成所述的第二時(shí)鐘選擇信號(hào)ff5_Q_n。同理，當(dāng)clk_sel從1變到0時(shí)，則將上述步驟中的clkl與clk2互換，并將ffl_ Q與ff5_Q_n互換即可。即首先對(duì)clk_sel在第二時(shí)鐘域進(jìn)行至少一次同步處理，以生成所 述的第二時(shí)鐘選擇信號(hào)fT5_Q_n ；然后對(duì)fT5_Q_n在第一時(shí)鐘域進(jìn)行至少兩次同步處理后， 進(jìn)行取反操作，進(jìn)而生成所述的第一時(shí)鐘選擇信號(hào)ffl_Q。為了徹底解決亞穩(wěn)態(tài)問(wèn)題，本實(shí)施例優(yōu)選對(duì)clk_sel在第一時(shí)鐘域進(jìn)行兩次同步處理后，生成ffl_Q ；對(duì)所述ffl_Q在第二時(shí)鐘域進(jìn)行三次同步處理后，進(jìn)行取反操作，進(jìn)而 生成ff5_Q_n，參見(jiàn)圖5所示的波形圖，這里僅以clk_sel從0變到1為例進(jìn)行了說(shuō)明。S303、將ffl_Q和ff5_Q_n作為門(mén)控使能信號(hào)，分別對(duì)clkl、clk2進(jìn)行門(mén)控處理。在這里，為了避免在時(shí)鐘輸出信號(hào)clk_out中出現(xiàn)窄脈沖，本實(shí)施例優(yōu)選設(shè)計(jì)成 在ffl_Q和ff5_Q_n阻斷clkl或clk2輸出時(shí)，經(jīng)門(mén)控處理后輸出高電平1。為了實(shí)現(xiàn)該 目的，可以將ffl_Q和ff5_Q_n分別與所述的clkl、clk2進(jìn)行邏輯“或”操作，當(dāng)ffl_Q或 ff5_Q_n為1時(shí)，通過(guò)“或”操作輸出高電平1，從而阻斷clkl或clk2的輸出。而當(dāng)需要選 通clkl或clk2輸出時(shí)，只需將ffl_Q或ff5_Q_n置為0即可。S304、將門(mén)控處理后生成的信號(hào)進(jìn)行組合輸出。在本實(shí)施例中，可以采用對(duì)步驟S303門(mén)控處理后生成的信號(hào)進(jìn)行邏輯“與”操作 的方式實(shí)現(xiàn)信號(hào)組合。例如當(dāng)ffl_Q = 0,ff5_Q_n = 1時(shí)，通過(guò)門(mén)控處理后分別輸出clkl 和1，對(duì)二者進(jìn)行“與”運(yùn)算，即輸出clkl ；當(dāng)ffl_Q = 1，ff5_Q_n = 0時(shí)，通過(guò)門(mén)控處理后 分別輸出1和clk2，對(duì)二者進(jìn)行“與”運(yùn)算，即輸出clk2 ；而當(dāng)clk_sel發(fā)生跳變的一段期 間內(nèi)，由于ffl_Q= 1，ff5_Q_n = 1，因此通過(guò)門(mén)控處理后均輸出1，進(jìn)行“與”運(yùn)算后輸出 1，即clk_out在clk_sel發(fā)生跳變的一段期間內(nèi)保持高電平1的狀態(tài)，通過(guò)對(duì)所述期間進(jìn) 行合理設(shè)置，可以規(guī)避毛刺和亞穩(wěn)態(tài)問(wèn)題的出現(xiàn)。實(shí)施例二，本實(shí)施例是為實(shí)現(xiàn)實(shí)施例一所述時(shí)鐘切換方法所提出的硬件電路架構(gòu) 圖，參見(jiàn)圖6所示，包括四組D觸發(fā)器Dl D4、第一時(shí)鐘門(mén)控處理模塊U1、第二時(shí)鐘門(mén)控處 理模塊U2和組合處理模塊U3。其中，第一組和第四組D觸發(fā)器D1、D4工作在第一時(shí)鐘域， 即其時(shí)鐘端CP接收第一時(shí)鐘信號(hào)clkl ；第二組和第三組D觸發(fā)器D2、D3工作在第二時(shí)鐘 域，即其時(shí)鐘端CP接收第二時(shí)鐘信號(hào)clk2。系統(tǒng)輸出的用于切換clkl、clk2的時(shí)鐘選擇 信號(hào)clk_sel分別傳輸至第一、第三組D觸發(fā)器D1、D3的數(shù)據(jù)端D，且經(jīng)過(guò)第一組D觸發(fā)器 Dl同步處理生成第一時(shí)鐘選擇信號(hào)ffl_Q，分別輸出至第二組D觸發(fā)器D2的數(shù)據(jù)端D以及 第一時(shí)鐘門(mén)控處理模塊Ul。所述第二組D觸發(fā)器D2的輸出端Q連接第三組D觸發(fā)器D3的 反相復(fù)位端RD，通過(guò)第三組D觸發(fā)器D 3的輸出端Q輸出的信號(hào)經(jīng)反相器U4進(jìn)行取反操作 后，生成第二時(shí)鐘選擇信號(hào)ff5_Q_n分別輸出至第四組D觸發(fā)器D4的數(shù)據(jù)端D以及第二時(shí) 鐘門(mén)控處理模塊U2 ；而所述第四組D觸發(fā)器D4的輸出端Q則連接第一組D觸發(fā)器Dl的反 相置位端SD，第一組D觸發(fā)器Dl的反相復(fù)位端RD接收系統(tǒng)輸出的復(fù)位信號(hào)Resets。當(dāng)然，系統(tǒng)輸出的復(fù)位信號(hào)Reset)也可以同時(shí)傳輸給第一組、第二組、第四組D 觸發(fā)器Dl、D2、D4的反相復(fù)位端RD，在系統(tǒng)復(fù)位時(shí)，控制其同步復(fù)位。為簡(jiǎn)便起見(jiàn)，優(yōu)選僅 通過(guò)第一組D觸發(fā)器Dl的反相復(fù)位端RD來(lái)接收系統(tǒng)輸出的復(fù)位信號(hào)Resets。第一時(shí)鐘門(mén)控處理模塊Ul接收第一時(shí)鐘選擇信號(hào)ffl_Q和第一時(shí)鐘信號(hào)clkl， 將ffl_Q作為clkl的門(mén)控使能信號(hào)，控制clkl的輸出時(shí)序。同理，第二時(shí)鐘門(mén)控處理模塊 U2分別接收第二時(shí)鐘選擇信號(hào)ff5_Q_n和第二時(shí)鐘信號(hào)clk2，將ff5_Q_n作為clk2的門(mén) 控使能信號(hào)，控制clk2的輸出時(shí)序。在本實(shí)施例中，所述門(mén)控處理模塊U1、U2可以采用邏 輯或門(mén)實(shí)現(xiàn)，當(dāng)門(mén)控使能信號(hào)為1時(shí)，阻斷時(shí)鐘信號(hào)的輸出，使輸出恒為1 ；當(dāng)門(mén)控使能信號(hào) 為0時(shí)，保持時(shí)鐘信號(hào)暢通輸出，即輸出clkl或clk2。組合處理模塊U3接收第一時(shí)鐘門(mén)控處理模塊Ul和第二時(shí)鐘門(mén)控處理模塊U2輸 出的信號(hào)，進(jìn)行組合后生成時(shí)鐘輸出信號(hào)clk_out。在本實(shí)施例中，當(dāng)門(mén)控處理模塊Ul、U2選用邏輯或門(mén)時(shí)，所述組合處理模塊U3可以采用一個(gè)邏輯與門(mén)實(shí)現(xiàn)，對(duì)門(mén)控處理模塊Ul、 U2輸出的信號(hào)進(jìn)行與操作后輸出。圖6所示時(shí)鐘切換電路的工作原理是當(dāng)系統(tǒng)復(fù)位時(shí)，置復(fù)位信號(hào)Resets為低電 平有效狀態(tài)，控制第一組D觸發(fā)器Dl復(fù)位，輸出0，即ffl_Q = 0。此時(shí)，ff7_Q = 0，ff5_Q_ η = 1，即第一時(shí)鐘選擇信號(hào)有效，選通clkl輸出；第二時(shí)鐘選擇信號(hào)無(wú)效，阻塞clk2，由此 經(jīng)組合處理模塊U3組合輸出clkl。即在時(shí)鐘切換裝置處于復(fù)位狀態(tài)時(shí)，默認(rèn)輸出clkl。復(fù)位操作結(jié)束后，若系統(tǒng)輸出的時(shí)鐘選擇信號(hào)clk_sel = 0，則各組D觸發(fā)器Dl D4維持現(xiàn)有狀態(tài)，即Dl輸出0，控制D2輸出0，通過(guò)D2控制D3復(fù)位，使D 3輸出0，經(jīng)反相 器U4取反后，輸出1，進(jìn)而控制D4輸出1，向Dl輸出無(wú)效的置位信號(hào)。此時(shí)，由于ffl_Q = 0、ff5_Q_n = 1，因此 clk_out = clkl。當(dāng)clk_sel從0變?yōu)?時(shí)，利用第一組D觸發(fā)器Dl可以延遲ffl_Q跳變?yōu)?的時(shí) 間，即讓ffl_Q保持0至少到達(dá)下一個(gè)clkl脈沖時(shí)再跳變?yōu)?，阻斷clkl，使第一時(shí)鐘門(mén)控 處理模塊Ul輸出1。此時(shí)，由于ff5_Q_n仍為1，使第二時(shí)鐘門(mén)控處理模塊U2仍輸出1，因 此，經(jīng)組合處理模塊U3輸出的clk_out = 1。當(dāng)ffl_Q由0變?yōu)?后，經(jīng)過(guò)至少一個(gè)clk2 脈沖后，通過(guò)第二組D觸發(fā)器D2輸出1，即ff7_Q= 1，使傳輸至第三組D觸發(fā)器D3的復(fù)位 信號(hào)無(wú)效，放開(kāi)D3，使D3在經(jīng)歷至少一個(gè)clk2脈沖后，輸出1，即ff5_Q= 1，取反后輸出 第二時(shí)鐘選擇信號(hào)ff5_Q_n = 0，由此開(kāi)始選通clk2輸出，參見(jiàn)圖4所示的波形圖。與此 同時(shí)，由于ff5_Q_n變?yōu)?，在下一個(gè)clkl脈沖到來(lái)時(shí)，D4輸出0，向Dl輸出有效的置位信 號(hào)，控制Dl保持輸出1，即ff 1_Q = 1。同理，當(dāng)clk_sel從1變?yōu)?時(shí)，表示輸出時(shí)鐘要求切換到clkl，與上述跳變過(guò)程 的推導(dǎo)方法類(lèi)似，由于D3的存在，使第二時(shí)鐘選擇信號(hào)ff5_Q_n在維持0至少一個(gè)clk2脈 沖后跳變?yōu)?，阻斷clk2的輸出；由于D4、D1的存在，使第一時(shí)鐘選擇信號(hào)ffl_Q在保持輸 出1至少兩個(gè)clkl脈沖后，跳變?yōu)?，選通clkl輸出，參見(jiàn)圖4所示的波形圖。在每一組D觸發(fā)器Dl D4中可以?xún)H設(shè)置一個(gè)D觸發(fā)器，其所處理生成的時(shí)鐘切換 波形如圖4所示。當(dāng)然，也可以采用多個(gè)D觸發(fā)器串聯(lián)的方式來(lái)構(gòu)建每一組D觸發(fā)器。本 實(shí)施例優(yōu)選采用兩個(gè)D觸發(fā)器串聯(lián)的方式組建每一組D觸發(fā)器Dl D4，如圖7所示，以使 裝置在去除毛刺和亞穩(wěn)態(tài)方面的特性最優(yōu)。圖7中，ff0、ff 1是一對(duì)D觸發(fā)器，串聯(lián)構(gòu)成第一組D觸發(fā)器Dl，輸入時(shí)鐘為clkl， 用來(lái)解決將clk_sel轉(zhuǎn)換到clkl時(shí)鐘域時(shí)的亞穩(wěn)態(tài)問(wèn)題。同理，ff4、ff5是一對(duì)D觸發(fā)器， 輸入時(shí)鐘為clk2，串聯(lián)構(gòu)成第三組D觸發(fā)器D3，用來(lái)解決將clk_sel轉(zhuǎn)換到clk2時(shí)鐘域時(shí) 的亞穩(wěn)態(tài)問(wèn)題。ff6、Ul串聯(lián)構(gòu)成第二組D觸發(fā)器D2，工作在第二時(shí)鐘域，其時(shí)鐘端CP均 接收第二時(shí)鐘信號(hào)clk2 ；ff2、ff3串聯(lián)構(gòu)成第四組D觸發(fā)器D4，工作在第一時(shí)鐘域，其時(shí)鐘 端CP均接收第一時(shí)鐘信號(hào)clkl。時(shí)鐘選擇信號(hào)clk_sel分別傳輸至第一、第四組D觸發(fā)器 中的前一級(jí)觸發(fā)器ffO、ff4，其輸出端Q分別連接至該組后一級(jí)觸發(fā)器ffl、ff5的數(shù)據(jù)端 D，通過(guò)ffl的輸出端Q輸出第一時(shí)鐘選擇信號(hào)ff 1_Q，通過(guò)ff5輸出的信號(hào)經(jīng)反相器取反 后，輸出第二時(shí)鐘選擇信號(hào)ff5_Q_n。所述反相器可以采用邏輯非門(mén)Nor實(shí)現(xiàn)。通過(guò)ffl輸 出的ffl_Q同時(shí)傳輸至第一時(shí)鐘門(mén)控處理模塊(本實(shí)施例以邏輯或門(mén)Orl為例進(jìn)行說(shuō)明) 和第二組D觸發(fā)器中的前一級(jí)觸發(fā)器ff6，經(jīng)ff6、ff7進(jìn)行兩次同步處理后，輸出ff7_Q至 ff5的反相復(fù)位端RD。通過(guò)非門(mén)Nor輸出的第二時(shí)鐘選擇信號(hào)ff5_Q_n同時(shí)傳輸至第二時(shí)鐘門(mén)控處理模塊(本實(shí)施例以邏輯或門(mén)0r2為例進(jìn)行說(shuō)明)和第四組D觸發(fā)器中的前一級(jí) 觸發(fā)器ff2，經(jīng)ff2、ff3進(jìn)行兩次同步處理后，輸出€€3_0至€打的反相置位端SD。所述或 門(mén)OrU 0r2分別接收clkl、clk2,并與接收到的ffl_Q或ff5_Q_n進(jìn)行“或”運(yùn)算后，輸出 至組合處理模塊進(jìn)行組合輸出。本實(shí)施例采用邏輯與門(mén)And來(lái)接收兩個(gè)或門(mén)0rl、0r2輸出 的信號(hào)，進(jìn)行“與”運(yùn)算后，生成時(shí)鐘輸出信號(hào)clk_out。由此可以得到時(shí)鐘輸出信號(hào)的邏輯 公式為clk_out = (ffl_Q or clk_l)and(ff5_Q_n or clk_2) (2)。采用圖7所示的時(shí)鐘切換電路架構(gòu)，當(dāng)系統(tǒng)輸出的時(shí)鐘選擇信號(hào)clk_sel為0時(shí)， 時(shí)鐘輸出信號(hào)clk_out為clkl ；當(dāng)clk_sel為1時(shí)，輸出時(shí)鐘clk_out為clk2，系統(tǒng)輸出的 復(fù)位信號(hào)Resets為簡(jiǎn)便起見(jiàn)，僅傳輸至第一組D觸發(fā)器ffO、ffl的反相復(fù)位端RD。由于ff 1_Q是clkl時(shí)鐘域的，轉(zhuǎn)換到clk2時(shí)鐘域使用時(shí)，必須用ff6、ff7這對(duì)觸 發(fā)器去掉亞穩(wěn)態(tài)。而fT5_Q_n是clk2時(shí)鐘域的，轉(zhuǎn)換到clkl時(shí)鐘域時(shí)，需要用ff2、fT3這 對(duì)觸發(fā)器去掉亞穩(wěn)態(tài)。當(dāng)電路處于復(fù)位狀態(tài)時(shí)，即Reset_n = 0時(shí)，ff 1_Q的值為0，ff7_Q的值也為0，這 樣導(dǎo)致ff5_Q_n的值為1。將各個(gè)邏輯信號(hào)值代入公式(2)，由此可知輸出時(shí)鐘clk_out為 clkl。時(shí)鐘切換可以分為兩種情況1) clk_sel 從 0 變?yōu)?1 ；復(fù)位信號(hào)Resets變?yōu)?后，時(shí)鐘切換電路進(jìn)入正常工作狀態(tài)。假設(shè)剛開(kāi)始clk_ sel = 0，由上面的分析可知，clk_out為clkl。假設(shè)在某個(gè)不確定的時(shí)刻clk_sel由0跳 變成1，經(jīng)fT0、fTl進(jìn)行兩次同步處理后，使ffl_Q在經(jīng)歷兩個(gè)clkl脈沖時(shí)，才穩(wěn)定地跳變 為1。由電路可知，在ffl_Q變?yōu)?的那個(gè)瞬間，€€7_0是0，把ff5_Q_n保持在1，此時(shí)輸出 時(shí)鐘為(ffl_Q or clkl)and (ff5_Q_n or clk2) = 1。由或門(mén)和與門(mén)的邏輯特性，由于ffl_Q—直為1時(shí)，輸出clk_out將不依賴(lài)于 clkl，只有當(dāng)ff5_Q_n變成0時(shí)，才把clk2切換成輸出。由于ff7_Q用來(lái)做ff5的復(fù)位信 號(hào)，所以當(dāng)ff7_Q變成1時(shí)才使ff5退出復(fù)位狀態(tài)。從電路可以推出，當(dāng)ffl_Q在clkl的 上升沿變?yōu)?后，由于需要經(jīng)過(guò)ff6、ff7進(jìn)行兩次同步處理，因此需要經(jīng)過(guò)兩個(gè)clk2脈沖， €€7_0才能變?yōu)?。從ffl_Q跳變?yōu)?到ff7_Q跳變?yōu)?的這段時(shí)間，輸出時(shí)鐘一直保持在 1，當(dāng)在兩個(gè)clk2脈沖的上升沿到來(lái)后，ff7_Q變?yōu)?導(dǎo)致ff5退出復(fù)位狀態(tài)，并在下一個(gè) clk2脈沖的上升沿到來(lái)時(shí)，使ff5_Q變?yōu)?，從而使ff5_Q_n變?yōu)?，輸出時(shí)鐘clk_out切換 到clk2。此時(shí)，由于clk_out原本為1，在clk2的上升沿切換時(shí)鐘，可以完全避免小的時(shí)鐘 毛刺產(chǎn)生。clk_sel從0變?yōu)?的時(shí)鐘切換波形參見(jiàn)圖8所示。2) clk_sel 從 1 變?yōu)?0 ；clk_sel從1變?yōu)?意味著輸出時(shí)鐘切換到clkl，根據(jù)第一種情況的推導(dǎo)方法可 知假設(shè)在某個(gè)不確定的時(shí)刻clk_sel由1跳變成0，經(jīng)ff4、ff5進(jìn)行兩次同步處理后，使 fT5_Q_n在經(jīng)歷兩個(gè)clk2脈沖的上升沿時(shí)，才穩(wěn)定地跳變?yōu)?。由于此時(shí)的ffl_Q仍然保 持在1，因此輸出時(shí)鐘clk_out = 1。
9[0076]由于ff3_Q用來(lái)做ffl的置位信號(hào)，所以當(dāng)ff3_Q變成1時(shí)才能使ffl退出置位 狀態(tài)。從電路可以推出，當(dāng)ff5_Q_n在clk2的上升沿變?yōu)?后，由于需要經(jīng)過(guò)ff2、ff3進(jìn) 行兩次同步處理，因此需要經(jīng)過(guò)兩個(gè)clkl脈沖，€€3_0才能變?yōu)?。從ff5_Q_n跳變?yōu)?到 fT3_Q跳變?yōu)?的這段時(shí)間，輸出時(shí)鐘一直保持在1，當(dāng)在兩個(gè)clkl脈沖的上升沿到來(lái)后， ff3_Q變?yōu)?導(dǎo)致ffl退出置位狀態(tài)，并在下一個(gè)clkl脈沖的上升沿到來(lái)時(shí)，使ffl_Q變?yōu)?0，輸出時(shí)鐘clk_out切換到clkl。此時(shí)，由于clk_out原本為1，在clkl的上升沿切換時(shí) 鐘，同樣可以完全避免小的時(shí)鐘毛刺產(chǎn)生。本實(shí)施例的時(shí)鐘切換裝置利用異步復(fù)位和置位的原理，來(lái)處理時(shí)鐘選擇信號(hào)clk_ seL·同時(shí)，在任何涉及時(shí)鐘域轉(zhuǎn)換的地方都對(duì)亞穩(wěn)態(tài)進(jìn)行了處理。所以，無(wú)論時(shí)鐘選擇信 號(hào)clk_sel在任何時(shí)候變化都不會(huì)引起輸出時(shí)鐘出現(xiàn)窄的毛刺時(shí)鐘，也不會(huì)有任何亞穩(wěn)態(tài) 問(wèn)題，其效果與現(xiàn)有技術(shù)相比更加優(yōu)越。當(dāng)然，上述說(shuō)明并非是對(duì)本實(shí)用新型的限制，本實(shí)用新型也并不僅限于上述舉例， 本技術(shù)領(lǐng)域的普通技術(shù)人員在本實(shí)用新型的實(shí)質(zhì)范圍內(nèi)所做出的變化、改型、添加或替換， 也應(yīng)屬于本實(shí)用新型的保護(hù)范圍。
權(quán)利要求1.一種時(shí)鐘切換裝置，用于根據(jù)時(shí)鐘選擇信號(hào)進(jìn)行第一時(shí)鐘信號(hào)Clkl和第二時(shí)鐘信 號(hào)clk2的切換，其特征在于包括四組D觸發(fā)器、第一時(shí)鐘門(mén)控處理模塊、第二時(shí)鐘門(mén)控處 理模塊和組合處理模塊；其中，第一組D觸發(fā)器的數(shù)據(jù)端接收所述的時(shí)鐘選擇信號(hào)，時(shí)鐘端接收clkl，輸出端輸出第 一時(shí)鐘選擇信號(hào)；第二組D觸發(fā)器的數(shù)據(jù)端接收所述的第一時(shí)鐘選擇信號(hào)，時(shí)鐘端接收clk2，輸出端連 接第三組D觸發(fā)器的反相復(fù)位端；第三組D觸發(fā)器的數(shù)據(jù)端接收所述的時(shí)鐘選擇信號(hào)，時(shí)鐘端接收clk2，輸出端通過(guò)反 相器輸出第二時(shí)鐘選擇信號(hào)；第四組D觸發(fā)器的數(shù)據(jù)端接收所述的第二時(shí)鐘選擇信號(hào)，時(shí)鐘端接收clkl，輸出端連 接第一組D觸發(fā)器的反相置位端；第一時(shí)鐘門(mén)控處理模塊，接收所述第一時(shí)鐘選擇信號(hào)，并作為門(mén)控使能信號(hào)，對(duì)同時(shí)輸 入的clkl進(jìn)行門(mén)控處理；第二時(shí)鐘門(mén)控處理模塊，接收所述第二時(shí)鐘選擇信號(hào)，并作為門(mén)控使能信號(hào)，對(duì)同時(shí)輸 入的clk2進(jìn)行門(mén)控處理；組合處理模塊，將門(mén)控處理后生成的信號(hào)進(jìn)行組合輸出。
2.根據(jù)權(quán)利要求1所述的時(shí)鐘切換裝置，其特征在于所述第一時(shí)鐘門(mén)控處理模塊為 或門(mén)，接收所述的第一時(shí)鐘選擇信號(hào)和clkl，進(jìn)行“或”運(yùn)算后輸出；所述第二時(shí)鐘門(mén)控處 理模塊也為或門(mén)，接收所述的第二時(shí)鐘選擇信號(hào)和clk2，進(jìn)行“或”運(yùn)算后輸出。
3.根據(jù)權(quán)利要求2所述的時(shí)鐘切換裝置，其特征在于所述組合處理模塊為與門(mén)，對(duì)通 過(guò)兩路所述的或門(mén)輸出的信號(hào)進(jìn)行“與”運(yùn)算后輸出。
4.根據(jù)權(quán)利要求1所述的時(shí)鐘切換裝置，其特征在于所述的反相器為邏輯非門(mén)。
5.根據(jù)權(quán)利要求1所述的時(shí)鐘切換裝置，其特征在于所述第一組D觸發(fā)器的反相復(fù) 位端連接系統(tǒng)的復(fù)位信號(hào)輸出端。
6.根據(jù)權(quán)利要求1所述的時(shí)鐘切換裝置，其特征在于所述第一、第二、第四組D觸發(fā) 器的反相復(fù)位端均連接系統(tǒng)的復(fù)位信號(hào)輸出端。
7.根據(jù)權(quán)利要求1至6中任一項(xiàng)所述的時(shí)鐘切換裝置，其特征在于在所述的每一組D 觸發(fā)器中均設(shè)置有一個(gè)D觸發(fā)器。
8.根據(jù)權(quán)利要求1至6中任一項(xiàng)所述的時(shí)鐘切換裝置，其特征在于所述的每一組D觸 發(fā)器均由兩個(gè)D觸發(fā)器串聯(lián)組成。
9.根據(jù)權(quán)利要求8所述的時(shí)鐘切換裝置，其特征在于所述第二組D觸發(fā)器的輸出端 連接第三組D觸發(fā)器中后一級(jí)D觸發(fā)器的反相復(fù)位端。
10.根據(jù)權(quán)利要求8所述的時(shí)鐘切換裝置，其特征在于所述第四組D觸發(fā)器的輸出端 連接第一組D觸發(fā)器中后一級(jí)D觸發(fā)器的反相置位端。
專(zhuān)利摘要本實(shí)用新型公開(kāi)了一種時(shí)鐘切換裝置，包括四組D觸發(fā)器、第一時(shí)鐘門(mén)控處理模塊、第二時(shí)鐘門(mén)控處理模塊和組合處理模塊；通過(guò)四組D觸發(fā)器對(duì)時(shí)鐘選擇信號(hào)進(jìn)行處理，以生成第一時(shí)鐘選擇信號(hào)和第二時(shí)鐘選擇信號(hào)；第一時(shí)鐘門(mén)控處理模塊，接收所述第一時(shí)鐘選擇信號(hào)，并作為門(mén)控使能信號(hào)，對(duì)同時(shí)輸入的clk1進(jìn)行門(mén)控處理；第二時(shí)鐘門(mén)控處理模塊，接收所述第二時(shí)鐘選擇信號(hào)，并作為門(mén)控使能信號(hào)，對(duì)同時(shí)輸入的clk2進(jìn)行門(mén)控處理；組合處理模塊，將門(mén)控處理后生成的信號(hào)進(jìn)行組合輸出。采用本實(shí)用新型的時(shí)鐘切換裝置無(wú)論時(shí)鐘選擇信號(hào)在任何時(shí)刻發(fā)生變化，都不會(huì)引起輸出時(shí)鐘出現(xiàn)毛刺，由此可以實(shí)現(xiàn)任何頻率時(shí)鐘之間的平滑切換。
文檔編號(hào)G06F1/08GK201917845SQ201020625479
公開(kāi)日2011年8月3日 申請(qǐng)日期2010年11月16日 優(yōu)先權(quán)日2010年11月16日
發(fā)明者聶中平 申請(qǐng)人:青島海信信芯科技有限公司