專利名稱：鎖存定時調(diào)整裝置及使用該裝置的存儲器存取系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲器存取系統(tǒng)，尤其涉及調(diào)整數(shù)據(jù)的鎖存定時的技術(shù)。
背景技術(shù)：
在近年來的存儲器系統(tǒng)中，隨著大容量、高速數(shù)據(jù)處理化，多使用如SDRAM (Synchronous Dynamic Random Access Memory,同步動態(tài)隨機(jī)存取存儲器)那樣能夠進(jìn)行與時鐘信號同步的數(shù)據(jù)輸入輸出的存儲器設(shè)備。在這些存儲器設(shè)備中，與數(shù)據(jù)選通信號(DQS)的上升沿以及下降沿的兩個邊沿同步，進(jìn)行數(shù)據(jù)信號(DQ)的輸入輸出。進(jìn)而，為了增大一次讀寫的數(shù)據(jù)的數(shù)量，采用使輸入輸出電路的動作高速化以增
大數(shù)據(jù)傳輸速度的Double Date Rate (DDR，雙數(shù)據(jù)速率)方式的存儲器設(shè)備成為主流。在DDR方式中，為了實現(xiàn)低耗電化，用低電壓驅(qū)動輸入輸出電路。其結(jié)果是，具有數(shù)據(jù)信號對選通信號的有效期間變短的傾向。另外，在考慮與制造過程偏差、溫度變化、電壓變化等相伴隨的數(shù)據(jù)信號與選通信號的定時(timing)關(guān)系的變動的情況下，穩(wěn)定的數(shù)據(jù)輸入輸出變得較為困難。作為上述問題的解決手段之一，為了進(jìn)行通過選通信號鎖存數(shù)據(jù)信號的定時的調(diào)整，進(jìn)行校準(zhǔn)(calibration)。例如，在進(jìn)行通常的存儲器存取動作之前，在可變延遲部中設(shè)定多個延遲量，使用由上述多個延遲量延遲了的選通信號來鎖存數(shù)據(jù)信號。并且，在對鎖存的值進(jìn)行了比較的結(jié)果中，例如將與中心值對應(yīng)的選通信號作為通常的存儲器存取動作中的最佳的選通信號，由此調(diào)整數(shù)據(jù)的鎖存定時(例如參照專利文獻(xiàn)I)?，F(xiàn)有技術(shù)文獻(xiàn)專利文獻(xiàn)專利文獻(xiàn)I JP特開2004-185608號公報

發(fā)明內(nèi)容
發(fā)明要解決的問題以往的數(shù)據(jù)鎖存調(diào)整裝置在進(jìn)行通常的存儲器存取動作之前進(jìn)行校準(zhǔn)動作。因此，在通常的存儲器存取動作中產(chǎn)生了數(shù)據(jù)信號的鎖存定時的變動的情況下，需要一旦停止通常的存儲器存取動作，重新進(jìn)行校準(zhǔn)動作。其結(jié)果是，存在妨礙存儲器存取動作的高速化的問題。本發(fā)明鑒于該問題而作，要解決的問題是在通常的存儲器存取動作中能夠進(jìn)行鎖存定時的調(diào)整。用于解決問題的手段為了解決上述問題，本發(fā)明中采用如下解決手段。即，作為調(diào)整從存儲器輸出的數(shù)據(jù)信號的鎖存定時的鎖存定時調(diào)整裝置，包括第一可變延遲部，使用第一可變延遲量延遲從存儲器輸出的選通信號；第二可變延遲部，使用第二可變延遲量延遲選通信號；第三可變延遲部，使用第三可變延遲量延遲選通信號；第一數(shù)據(jù)鎖存部，接收第一可變延遲部的輸出，鎖存數(shù)據(jù)信號；第二數(shù)據(jù)鎖存部，接收第二可變延遲部的輸出，鎖存數(shù)據(jù)信號；第三數(shù)據(jù)鎖存部，接收第三可變延遲部的輸出，鎖存數(shù)據(jù)信號；比較部，進(jìn)行第一數(shù)據(jù)鎖存部的輸出與第二數(shù)據(jù)鎖存部的輸出的第一比較，以及第二數(shù)據(jù)鎖存部的輸出與第三數(shù)據(jù)鎖存部的輸出的第二比較；以及延遲調(diào)整部，在第一比較的結(jié)果不一致的情況下進(jìn)行第一可變延遲量的調(diào)整，以及在第二比較的結(jié)果不一致的情況下進(jìn)行第三可變延遲量的調(diào)整，并且基于該調(diào)整后的第一及第三可變延遲量進(jìn)行第二可變延遲量的調(diào)整。據(jù)此，從存儲器輸出的數(shù)據(jù)信號使用由三個不同的可變延遲量延遲了的選通信號分別鎖存，在第一比較的結(jié)果不一致的情況下調(diào)整第一可變延遲量，在第二比較的結(jié)果不一致的情況下調(diào)整第三可變延遲量，進(jìn)而調(diào)整第二可變延遲量。據(jù)此，各可變延遲量受到反饋控制，各數(shù)據(jù)鎖存部的輸出一致，因此在通常的存儲器存取動作中也能調(diào)整鎖存數(shù)據(jù)信號的定時。具體而言，延遲調(diào)整部在第一比較的結(jié)果不一致的情況下增加第一可變延遲量，而在第二比較的結(jié)果不一致的情況下減少第三可變延遲量。據(jù)此，即使數(shù)據(jù)信號的有效期間發(fā)生變動，通過增加第一可變延遲量以使之與有效期間的開始位置一致，另一方面減少
第三可變延遲量以使之與有效期間的結(jié)束位置一致，能夠應(yīng)對有效期間的變動。另外，具體而言，延遲調(diào)整部將第一及第三可變延遲量的中間值作為第二可變延遲量。據(jù)此，即使數(shù)據(jù)信號的有效期間發(fā)生變動，也能在有效期間內(nèi)正確地進(jìn)行鎖存。或者，延遲調(diào)整部在CPU上執(zhí)行；上述鎖存定時調(diào)整裝置包括保存第一至第三可變延遲量的保存部；第一至第三可變延遲部分別使用保存部中保存的第一至第三可變延遲量延遲選通信號。據(jù)此，能夠省略延遲調(diào)整部的電路結(jié)構(gòu)，因此能夠使鎖存定時調(diào)整裝置的電路規(guī)模小型化。另外，具體而言，第一至第三可變延遲部串聯(lián)連接是較為理想的。另外，第一至第三數(shù)據(jù)鎖存部可以分別使用第一至第三可變延遲部的輸出的上升以及下降的兩個邊沿的定時鎖存數(shù)據(jù)信號。另外，作為存儲器存取系統(tǒng)，可以包括上述鎖存定時調(diào)整裝置；以及電源供應(yīng)電路，基于鎖存定時調(diào)整裝置中的第一可變延遲量與第三可變延遲量的差，控制對鎖存定時調(diào)整裝置以及存儲器供應(yīng)的電源電壓。較為理想的是，上述存儲器存取系統(tǒng)包括溫度檢測電路，檢測存儲器的溫度；電源供應(yīng)電路基于溫度檢測電路的檢測結(jié)果控制電源電壓。據(jù)此，即使存在電壓變化或溫度變化，也能調(diào)整數(shù)據(jù)信號的鎖存定時，能提高存儲器存取的性能。發(fā)明效果根據(jù)本發(fā)明，在通常的存儲器存取動作中，也能夠調(diào)整數(shù)據(jù)信號的鎖存定時。據(jù)此，能夠使存儲器存取動作高速化，提高個人計算機(jī)等的性能。


圖I是表示第一實施方式的鎖存定時調(diào)整裝置的結(jié)構(gòu)的模塊圖。圖2是圖I的鎖存定時調(diào)整裝置的動作流程圖。圖3是表示第一實施方式的變形例的鎖存定時調(diào)整裝置的結(jié)構(gòu)的模塊圖。圖4是表示第二實施方式的存儲器存取系統(tǒng)的結(jié)構(gòu)的模塊圖。
圖5是圖4的存儲器存取系統(tǒng)的動作流程圖。圖6是表示第二實施方式的變形例的存儲器存取系統(tǒng)的結(jié)構(gòu)的模塊圖。圖7是圖6的存儲器存取系統(tǒng)的動作流程圖。
具體實施例方式以下，參照

用于實施本發(fā)明的方式。<第一實施方式>圖I是表示第一實施方式的鎖存定時調(diào)整裝置10的結(jié)構(gòu)的模塊圖。鎖存定時調(diào)整裝置10經(jīng)由數(shù)據(jù)信號線12以及選通信號線13與存儲器30連接，調(diào)整從存儲器30輸出
的數(shù)據(jù)信號DQ的鎖存定時?？勺冄舆t部14a接收從存儲器30輸出的選通信號DQS，用設(shè)定的可變延遲量使之發(fā)生延遲。可變延遲部14b用設(shè)定的可變延遲量使來自可變延遲部14a的輸出發(fā)生延遲。可變延遲部14c用設(shè)定的可變延遲量使來自可變延遲部14b的輸出發(fā)生延遲。上述可變延遲部14a、14b、14c例如能夠用多個延遲單元(cell)構(gòu)成。數(shù)據(jù)鎖存部19a使用可變延遲部14a的輸出的上升沿以及下降沿這兩個邊沿的定時來鎖存數(shù)據(jù)信號DQ。數(shù)據(jù)鎖存部19b使用可變延遲部14b的輸出的上升沿以及下降沿這兩個邊沿的定時來鎖存數(shù)據(jù)信號DQ。數(shù)據(jù)鎖存部19c使用可變延遲部14c的輸出的上升沿以及下降沿這兩個邊沿的定時來鎖存數(shù)據(jù)信號DQ。此外，數(shù)據(jù)鎖存部19b在鎖存定時調(diào)整裝置10的初始設(shè)定處理時，接收由選擇部17在可變延遲部14a、14b、14c的輸出中選擇的一個輸出，并鎖存數(shù)據(jù)信號DQ。FIFO電路部26依次存儲由數(shù)據(jù)鎖存部19b鎖存的數(shù)據(jù)信號DQ。FIFO電路部26中存儲的數(shù)據(jù)信號DQ由CPU25讀出并處理。比較部23進(jìn)行數(shù)據(jù)鎖存部19a、19b的輸出的比較以及數(shù)據(jù)鎖存部19b、19c的輸出的比較。延遲調(diào)整部24在數(shù)據(jù)鎖存部19a、19b的輸出的比較的結(jié)果以及數(shù)據(jù)鎖存部19b、19c的輸出的比較的結(jié)果不一致的情況下，調(diào)整可變延遲部14a、14b、14c中設(shè)定的可變延遲量。具體而言，在數(shù)據(jù)鎖存部19a、19b的輸出變得不一致的情況下，增加可變延遲部14a中設(shè)定的可變延遲量。另一方面，在數(shù)據(jù)鎖存部19b、19c的輸出變得不一致的情況下，減少可變延遲部14c中設(shè)定的可變延遲量。并且，將可變延遲部14a、14c中設(shè)定的可變延遲量的中間值作為可變延遲部14b中設(shè)定的可變延遲量。保存部27保存三個可變延遲量。接著，使用圖I以及圖2說明本實施方式的鎖存定時調(diào)整裝置10的動作。圖2是鎖存定時調(diào)整裝置10的動作流程圖。首先，例如，如剛剛接通電源之后這樣，在進(jìn)行通常的存儲器存取動作之前，CPU25作為初始化處理進(jìn)行校準(zhǔn)，決定可變延遲部14a、14b、14c中設(shè)定的可變延遲量(步驟SI)。具體而言，CPU25預(yù)先將作為初始值的可變延遲量分配給可變延遲部14a、14b、14c。并且，選擇部17接收來自CPU25的指示，選擇可變延遲部14a的輸出?？勺冄舆t部14a使用設(shè)定的可變延遲量延遲選通信號DQS。并且，數(shù)據(jù)鎖存部19b經(jīng)由選擇部17接收可變延遲部14a的輸出，鎖存數(shù)據(jù)信號DQ。同樣，根據(jù)來自CPU25的指示，選擇部17依次選擇可變延遲部14b、14c的輸出。數(shù)據(jù)鎖存部19b經(jīng)由選擇部17接收可變延遲部14b、14c的輸出，依次鎖存數(shù)據(jù)信號DQ。隨后，CPU25根據(jù)數(shù)據(jù)鎖存部19b中鎖存的三個數(shù)據(jù)信號DQ的期望值，測定其有效期間。并且，以來自可變延遲部14a的輸出的邊沿對應(yīng)于有效期間的開始位置的方式，決定可變延遲部14a中設(shè)定的可變延遲量。另外，以來自可變延遲部14c的輸出的邊沿對應(yīng)于有效期間的結(jié)束位置的方式，決定可變延遲部14c中設(shè)定的可變延遲量。進(jìn)而，將可變延遲部14a、14c中設(shè)定的可變延遲量的中間值作為可變延遲部14b中設(shè)定的可變延遲量。另夕卜，保存部27保存三個可變延遲量。并且，鎖存定時調(diào)整裝置10進(jìn)行通常的存儲器存取動作(步驟S2)。接著，說明通常的存儲器存取動作中的鎖存定時的調(diào)整動作。數(shù)據(jù)鎖存部19a、19b、19c分別使用可變延遲部14a、14b、14c的輸出來鎖存數(shù)據(jù)信號DQ。比較部23比較來
自數(shù)據(jù)鎖存部19a、19b的輸出(步驟S3)。在該比較結(jié)果變得不一致的情況下(步驟S3的“是”分支)，延遲調(diào)整部24增加可變延遲部14a中設(shè)定的可變延遲量，例如使可變延遲量推遲I個延遲單元(步驟S4)。進(jìn)而，比較部23比較來自數(shù)據(jù)鎖存部19b、19c的輸出(步驟S5)。在該比較結(jié)果變得不一致的情況下(步驟S5的“是”分支)，延遲調(diào)整部24減少可變延遲部14c中設(shè)定的可變延遲量，例如使可變延遲量提前I個延遲單元(步驟S6)。決定調(diào)整后的兩個可變延遲量后，延遲調(diào)整部24作為可變延遲部14a、14c中設(shè)定的可變延遲量的中間值計算出可變延遲部14b中設(shè)定的可變延遲量(步驟S7)。隨后，延遲調(diào)整部24判定存儲器30是否正在進(jìn)行對通常的存儲器存取動作不產(chǎn)生影響的刷新動作(步驟S8)。作為其結(jié)果，在正在進(jìn)行刷新動作的情況下(步驟S8的“是”分支)，將調(diào)整后的三個可變延遲量分別存儲到保存部27中，并且設(shè)定到可變延遲部14a、14b、14c中并進(jìn)行更新(步驟S9)。并且，在正在進(jìn)行通常的存儲器存取動作的期間中反復(fù)執(zhí)行步驟S2至S9，在通常的存儲器存取動作結(jié)束后，結(jié)束鎖存定時的調(diào)整動作。此外，可變延遲部14a、14b、14c也可以并聯(lián)連接。另外，也可以在步驟S3之前執(zhí)行步驟S5，在步驟S4之前執(zhí)行步驟S6。進(jìn)而，也可以同時執(zhí)行步驟S3與步驟S5，同時執(zhí)行步驟S4與步驟S6。以上，根據(jù)本實施方式，在通常的存儲器存取動作中，也能調(diào)整在有效期間內(nèi)鎖存數(shù)據(jù)信號DQ的定時。據(jù)此，能夠正確地鎖存數(shù)據(jù)信號DQ。第一實施方式的變形例圖3是表示第一實施方式的變形例的鎖存定時調(diào)整裝置IOA的結(jié)構(gòu)的模塊圖。鎖存定時調(diào)整裝置IOA中，比較部23與CPU25連接，在CPU25上執(zhí)行第一實施方式的鎖存定時調(diào)整裝置10的延遲調(diào)整部24中的處理。CPU25在通常的存儲器存取動作中，基于比較部23的比較結(jié)果，調(diào)整三個可變延遲量。保存部27保存調(diào)整后的三個可變延遲量?？勺冄舆t部14a、14b、14c使用保存部27中保存的可變延遲量分別延遲選通信號DQS。以上，根據(jù)本變形例，能夠省略延遲調(diào)整部24的電路結(jié)構(gòu)，因此能夠?qū)崿F(xiàn)鎖存定時調(diào)整裝置IOA的電路規(guī)模的小型化。<第二實施方式>圖4是表示第二實施方式的存儲器存取系統(tǒng)40的結(jié)構(gòu)的模塊圖。以下，僅說明與第一實施方式的不同點。電源供應(yīng)電路33將由CPU25指示的電壓供應(yīng)給鎖存定時調(diào)整裝置10以及存儲器30。接著，使用圖4以及圖5說明本實施方式的存儲器存取系統(tǒng)40的動作。圖5是存儲器存取系統(tǒng)40的動作流程圖。在通常的存儲器存取動作中，CPU25判定鎖存定時調(diào)整裝置10以及存儲器30中的電源電壓是否存在變化(步驟S10)。并且，在存在電源電壓的變化的情況下(步驟SlO的“是”分支)，電源供應(yīng)電路33變更對鎖存定時調(diào)整裝置10以及存儲器30供應(yīng)的電源電壓(步驟SI I)。具體而言，CPU25在檢測出電源電壓的下降時，在可變延遲部14a、14c的可變延遲
量的差變得比指定值小后，輸出用于增加電源電壓的電壓信號。并且，電源供應(yīng)電路33在接收電壓信號后，增加對鎖存定時調(diào)整裝置10以及存儲器30供應(yīng)的電源電壓。另一方面，CPU25在檢測出電源電壓的上升時，在可變延遲部14a、14c的可變延遲量的差變得比指定值大后，輸出用于減少電源電壓的電壓信號。并且，電源供應(yīng)電路33在接收電壓信號后，減少對鎖存定時調(diào)整裝置10以及存儲器30供應(yīng)的電源電壓。以上，根據(jù)本實施方式，即使在通常的存儲器存取動作中，由于電源電壓的變化而使數(shù)據(jù)信號DQ的有效期間發(fā)生變動，也能與該變動對應(yīng)地調(diào)整鎖存定時。第二實施方式的變形例圖6是表示第二實施方式的變形例的存儲器存取系統(tǒng)40A的結(jié)構(gòu)的模塊圖。鎖存定時調(diào)整裝置IOB包括溫度檢測電路37。溫度檢測電路37從存儲器30接收表示溫度的信號，并輸出溫度檢測信號。接著，使用圖6以及圖7說明存儲器存取系統(tǒng)40A的動作。圖7是存儲器存取系統(tǒng)40A的動作流程圖。此外，在步驟S9之前與實施方式2相同，因此省略說明。在通常的存儲器存取動作中，溫度檢測電路37檢測存儲器30的溫度是否存在變化(步驟S12)。并且，在存在存儲器30的溫度變化的情況下(步驟S13的“是”分支)，電源供應(yīng)電路33進(jìn)行控制對鎖存定時調(diào)整裝置IOB以及存儲器30供應(yīng)的電源電壓的電壓供應(yīng)控制(步驟S13)。具體而言，溫度檢測電路37檢測出存儲器30的溫度變得比指定溫度高后，輸出表示高溫的溫度檢測信號。于是，CPU25輸出用于減少電源電壓的電壓信號。電源供應(yīng)電路33在接收電壓信號后，減少對鎖存定時調(diào)整裝置IOB以及存儲器30供應(yīng)的電源電壓。另外，溫度檢測電路37檢測出存儲器30的溫度已恢復(fù)為指定溫度后，輸出表示通常溫度的溫度檢測信號。于是，CPU25輸出用于將電源電壓恢復(fù)為原來值的電壓信號。電源供應(yīng)電路33在接收電壓信號后，將對鎖存定時調(diào)整裝置IOB以及存儲器30供應(yīng)的電源電壓恢復(fù)為原來值。此外，在本變形例中，除了溫度變化，還可以考慮數(shù)據(jù)信號DQ的有效期間，來控制電源電壓。以上，根據(jù)本變形例，即使在通常的存儲器存取動作中發(fā)生溫度變化，也能調(diào)整數(shù)據(jù)信號DQ的鎖存定時。產(chǎn)業(yè)上的利用可能性
本發(fā)明的鎖存定時調(diào)整裝置在通常的存儲器存取動作中也能調(diào)整數(shù)據(jù)信號的鎖存定時，因此對要求更高速度的性能的個人計算機(jī)等是有用的。符號說明10、10AU0B鎖存定時調(diào)整裝置12數(shù)據(jù)信號線13選通信號線14a可變延遲部(第一可變延遲部)14b可變延遲部(第二可變延遲部)14c可變延遲部(第三可變延遲部)19a數(shù)據(jù)鎖存部(第一數(shù)據(jù)鎖存部)19b數(shù)據(jù)鎖存部(第二數(shù)據(jù)鎖存部)19c數(shù)據(jù)鎖存部(第三數(shù)據(jù)鎖存部)23比較部24延遲調(diào)整部25 CPU27保存部30存儲器33電源供應(yīng)電路37溫度檢測電路40、40A存儲器存取系統(tǒng)DQ數(shù)據(jù)信號DQS 選通信號
權(quán)利要求
1.一種鎖存定時調(diào)整裝置，其特征在于，調(diào)整從存儲器輸出的數(shù)據(jù)信號的鎖存定時，包括 第一可變延遲部，使用第一可變延遲量延遲從所述存儲器輸出的選通信號； 第二可變延遲部，使用第二可變延遲量延遲所述選通信號； 第三可變延遲部，使用第三可變延遲量延遲所述選通信號； 第一數(shù)據(jù)鎖存部，接收所述第一可變延遲部的輸出，鎖存所述數(shù)據(jù)信號； 第二數(shù)據(jù)鎖存部，接收所述第二可變延遲部的輸出，鎖存所述數(shù)據(jù)信號； 第三數(shù)據(jù)鎖存部，接收所述第三可變延遲部的輸出，鎖存所述數(shù)據(jù)信號； 比較部，進(jìn)行所述第一數(shù)據(jù)鎖存部的輸出與所述第二數(shù)據(jù)鎖存部的輸出的第一比較，以及所述第二數(shù)據(jù)鎖存部的輸出與所述第三數(shù)據(jù)鎖存部的輸出的第二比較；以及 延遲調(diào)整部，在所述第一比較的結(jié)果不一致的情況下進(jìn)行所述第一可變延遲量的調(diào)整，以及在所述第二比較的結(jié)果不一致的情況下進(jìn)行所述第三可變延遲量的調(diào)整，并且基于該調(diào)整后的第一及第三可變延遲量進(jìn)行所述第二可變延遲量的調(diào)整。
2.根據(jù)權(quán)利要求I所述的鎖存定時調(diào)整裝置，其特征在于 所述延遲調(diào)整部在所述第一比較的結(jié)果不一致的情況下增加所述第一可變延遲量，在所述第二比較的結(jié)果不一致的情況下減少所述第三可變延遲量。
3.根據(jù)權(quán)利要求I至2中任一項所述的鎖存定時調(diào)整裝置，其特征在于 所述延遲調(diào)整部將所述第一及第三可變延遲量的中間值作為所述第二可變延遲量。
4.根據(jù)權(quán)利要求I所述的鎖存定時調(diào)整裝置，其特征在于 所述延遲調(diào)整部在CPU上執(zhí)行； 該鎖存定時調(diào)整裝置包括保存所述第一至第三可變延遲量的保存部； 所述第一至第三可變延遲部分別使用所述保存部中保存的第一至第三可變延遲量延遲所述選通信號。
5.根據(jù)權(quán)利要求I所述的鎖存定時調(diào)整裝置，其特征在于 所述第一至第三可變延遲部串聯(lián)連接。
6.根據(jù)權(quán)利要求I所述的鎖存定時調(diào)整裝置，其特征在于 經(jīng)由傳輸所述數(shù)據(jù)信號的數(shù)據(jù)信號線以及傳輸所述選通信號的選通信號線與所述存儲器連接。
7.根據(jù)權(quán)利要求I所述的鎖存定時調(diào)整裝置，其特征在于 所述第一至第三數(shù)據(jù)鎖存部分別使用所述第一至第三可變延遲部的輸出的上升沿以及下降沿這兩個邊沿的定時鎖存所述數(shù)據(jù)信號。
8.—種存儲器存取系統(tǒng),其特征在于包括 權(quán)利要求I的鎖存定時調(diào)整裝置；以及 電源供應(yīng)電路，基于所述鎖存定時調(diào)整裝置中的所述第一可變延遲量與所述第三可變延遲量的差，控制對所述鎖存定時調(diào)整裝置以及存儲器供應(yīng)的電源電壓。
9.根據(jù)權(quán)利要求8所述的存儲器存取系統(tǒng)，其特征在于 包括檢測所述存儲器的溫度的溫度檢測電路； 所述電源供應(yīng)電路基于所述溫度檢測電路的檢測結(jié)果控制所述電源電壓。
全文摘要
鎖存定時調(diào)整裝置(10)包括第一至第三可變延遲部(14a、14b、14c)，分別使用第一至第三可變延遲量延遲選通信號DQS；第一數(shù)據(jù)鎖存部(19a)，接收第一可變延遲部(14a)的輸出，鎖存數(shù)據(jù)信號DQ；第二數(shù)據(jù)鎖存部(19b)，接收第二可變延遲部(14b)的輸出，鎖存數(shù)據(jù)信號；第三數(shù)據(jù)鎖存部(19c)，接收第二可變延遲部(14c)的輸出，鎖存數(shù)據(jù)信號；比較部(23)，進(jìn)行第一及第二數(shù)據(jù)鎖存部的輸出的比較，以及第二及第三數(shù)據(jù)鎖存部的輸出的比較；延遲調(diào)整部(24)，基于比較部的比較結(jié)果，調(diào)整第一及第三可變延遲量，基于調(diào)整后的第一及第三可變延遲量，調(diào)整第二可變延遲量。
文檔編號G06F12/00GK102804148SQ20108002688
公開日2012年11月28日 申請日期2010年5月10日 優(yōu)先權(quán)日2009年6月19日
發(fā)明者仲林久貴 申請人:松下電器產(chǎn)業(yè)株式會社