專利名稱：混合式存儲器架構(gòu)的制作方法
專利說明JgJ;m 1(DDR)
tJO 110 nJ^ê DDRffiit 120 MWi^^MnMM^M^Wk (DIMM) 130 \\%%%ì%100DDR fflM,iJ=L33SnT^ Piii)P tJl ommm ^ ê
: i, w (NAND^N0R), #fü^,^o T DDR(technology scaling)DDR ffiijê iffc oDDRMM ì#BMlpMSjk°üip DDR mmm / sicü;&piLiM￥#^$Jü;&pm 1(DDR) 2m 3i +MMtm
^ éKJ— ocoon] m 4^mmimm 5f Mf rafr
iffli Wff TliinT^SIo
ìmm0a 2 2
Wètìfiftill (￡fê )210 WMI^ 200o M^^ 200200 ' .fê&SUg/ê'# 290,290 ii—
(^fJO210o(^iO210 nI iii *ii|BaEf fIo ￡-
4*, (Mià%^W 2904*,
nT ffléi^sfê o(^^)210^êDDRfflit 220 %DIMM 230 $^ -^ZêM^,￡b理系統(tǒng)200僅包括單個DDR通道。在替換實施例中，可支持多個DDR通道。如以下更詳細(xì) 描述地，至少ー個DDR通道可由處理器復(fù)合體290中所包含的混合式存儲器結(jié)構(gòu)所替代。在一個實施例中，處理器復(fù)合體290包括與處理器核(多核)210相耦合的混合式 存儲器模塊?；旌鲜酱鎯ζ髂K由于沒有被刪除的DDR通道，因而部分地或完全地抵消存 儲器容量和存儲器帶寬損失。在一個實施例中，通過使用包含在處理器復(fù)合體290內(nèi)的并 與處理器核(多核)210相耦合的與邏輯進(jìn)程260相兼容的高密度存儲器(HDM)(例如，嵌 入式DRAM、電阻RAM、晶閘管RAM、鐵電RAM)，抵消了帶寬損失。在一個實施例中，閃存(例 如，NAND存儲器)250被包含在混合式存儲器模塊中，以用作盤高速緩存，從而抵消了由于 丟失的DDR通道所引起的DIMM損失。在替換實施例中，混合式存儲器模塊可包括標(biāo)準(zhǔn)DRAM 和NAND閃存。也可支持其它組合。在一些應(yīng)用中，由ー個DDR通道與混合式存儲器模塊的組合可提供比ニ DDR通道 系統(tǒng)更好的性能。在一個實施例中，HDM 260是eDRAM末級硬件管理的高速緩存存儲器，其 未命中由DDR存儲器來處置。在其它實施例中，HDM是電阻RAM、晶閘管RAM或鐵電RAM。相 對于緩慢的硬盤存取，閃存250可充當(dāng)盤高速緩存和緩沖器。在一個實施例中，除了通過DDR通道，處理器復(fù)合體290可以其他方式與外部存儲 器相耦合。例如，處理器復(fù)合體290可經(jīng)由存儲器鏈路270而與相變存儲器(PCM) 280相耦
ム
ロ o圖3是用于從具有混合式存儲器模塊的系統(tǒng)中的存儲器中檢索所請求的數(shù)據(jù)的 技術(shù)的ー個實施例的流程圖。在指令執(zhí)行的過程中，需要處理器核從ー些存儲器存儲元件 中檢索數(shù)據(jù)。處理器核可包括ー級或多級高速緩存存儲器。在處理器核中使用高速緩存存 儲器的多級高速緩存是已知的，并且可利用任何適當(dāng)?shù)母咚倬彺娲鎯ζ鹘Y(jié)構(gòu)。由處理器核生成存儲器請求，310。響應(yīng)于存儲器請求，處理器核可捜索一級或多 級高速緩存存儲器，320。如果在處理器核中所包含的高速緩存存儲器中發(fā)現(xiàn)所請求的數(shù) 據(jù)，則存在高速緩存命中情況，330，并且由處理器核來使用所請求的數(shù)據(jù)，370。如果在處理器核中所包含的高速緩存存儲器中未發(fā)現(xiàn)數(shù)據(jù)，則存在高速緩存未命 中情況,330，并且在混合式存儲器模塊中搜索所請求的數(shù)據(jù)，340。在一個實施例中，混合式 存儲器模塊被包含在處理器復(fù)合體中，但未被包含在處理器核中。在另ー個實施例中，混合 式存儲器模塊可在處理器核和處理器復(fù)合體的外部，或者可能沒有處理器復(fù)合體，且混合 式存儲器模塊可在處理器核封裝的外部。在一個實施例中，混合式存儲器模塊被用作末級硬件管理的高速緩存，其未命中 由例如DDR系統(tǒng)存儲器之類的外部存儲器來處置。在一個實施例中，末級硬件高速緩存功 能由混合式存儲器模塊中的eDRAM來提供。如果在混合式存儲器模塊中發(fā)現(xiàn)所請求的數(shù) 據(jù)，則存在高速緩存命中情況，350，并且由處理器核來使用所請求的數(shù)據(jù)，370。在其它實施 例中，末級硬件高速緩存功能由電阻RAM、晶閘管RAM或鐵電RAM來提供。如果在混合式存儲器模塊中未發(fā)現(xiàn)數(shù)據(jù)，則存在高速緩存未命中情況，350，并且 在外部存儲器中搜索所請求的數(shù)據(jù)，360。在一個實施例中，外部存儲器包括至少DDR系統(tǒng) 存儲器(例如，圖2中的DMM 230)。在一個實施例中，外部存儲器還可包括相變存儲器 (PCM)，例如，圖2中的PCM 280。在一個實施例中，混合式存儲器模塊和/或PCM可用作盤 高速緩存，以相對于較慢的盤驅(qū)動或其它大容量存儲設(shè)備而提供緩沖。
本文描述的混合式存儲器模塊架構(gòu)尤其有益于某些類型的計算任務(wù)。例如，在游 戲或圖形設(shè)計工作中，由HDM提供的帶寬通常大于由二通道DDR系統(tǒng)存儲器提供的帶寬，這 為圖形任務(wù)提供改進(jìn)的性能。圖4是可允許對具有混合式存儲器模塊架構(gòu)的系統(tǒng)的修改的用戶可升級存儲器 模塊的一個實施例的框圖。通過改變HDM和非易失性存儲器大小，可形成平臺性能分割。在 一個實施例中，NAND控制器是模塊的一部分且可使用處理器核，該處理器核處理用于NAND 管理的功率和存儲器。處理器復(fù)合體419可包括任意數(shù)量的處理器核(例如，420、425)。僅出于簡化描 述的原因，圖4提供具有兩個處理器核的示例圖示?？芍С秩我鈹?shù)量。處理器復(fù)合體410 可經(jīng)由互連440而與混合式存儲器模塊450相耦合?；ミB可以是允許用戶連接和斷開混合 式存儲器模塊450的剛性或柔性連接機制。混合式存儲器模塊450包括HDM 460和非易失性存儲器470。在一個實施例中，混 合式存儲器模塊450包括例如在單個封裝中的固定數(shù)量的eDRAM和非易失性存儲器。在替 換實施例中，eDRAM 460和/或非易失性存儲器470可以是用戶可去除的和可升級的。在 其它實施例中，HDM是電阻RAM、晶閘管RAM或鐵電RAM。圖5是具有用戶可升級的混合式存儲器模塊的處理系統(tǒng)的一個實施例的框圖。圖 5的不例實施例是包括處理器核(多核)510的處理系統(tǒng)500。處理系統(tǒng)500可以是任意類 型的處理系統(tǒng)，例如，膝上型計算機系統(tǒng)、臺式計算機系統(tǒng)、服務(wù)器等。處理器核(多核)510可包括任意數(shù)量的本領(lǐng)域已知配置的處理器核。在一個實 施例中，處理器核510可以是單個集成電路封裝內(nèi)的多個組件。在替換實施例中，可使用多 個集成電路封裝。處理器核510 (多核)經(jīng)由DDR通道520與DMM 530相耦合。在一個實施例中， 處理系統(tǒng)500僅包括單個DDR通道。在替換實施例中，可支持多個DDR通道。如下更詳細(xì) 描述的，至少一個DDR通道可由混合式存儲器590所替代。在圖5的示例中，處理器核(多 核)510可經(jīng)由如上關(guān)于圖4所描述的互連與混合式存儲器590相耦合。在一個實施例中，混合式存儲器模塊590與處理器核510相稱合。由于沒有被刪 除的DDR通道，混合式存儲器模塊590部分地或完全地抵消了存儲器容量和存儲器帶寬損 失。在一個實施例中，通過使用與耦合于處理器核510的邏輯進(jìn)程兼容的高密度存儲器 (HDM) 560 (例如，嵌入式DRAM、電阻RAM、晶閘管RAM、鐵電RAM)，抵消了帶寬損失。在一個實 施例中，閃存(例如，NAND存儲器)550被包含在混合式存儲器模塊中以用作盤高速緩存， 從而抵消了由于丟失的DDR通道所引起的DIMM損失。在替換實施例中，混合式存儲器模塊 可包括標(biāo)準(zhǔn)DRAM和NAND閃存。也可支持其它組合。在一些應(yīng)用中，由一個DDR通道與混合式存儲器模塊的組合可提供比二 DDR通道 系統(tǒng)更好的性能。在一個實施例中，HDM 560是eDRAM末級硬件管理的高速緩存存儲器，其 未命中由DDR存儲器來處置。在其它實施例中，HDM是電阻RAM、晶閘管RAM或鐵電RAM。相 對于緩慢的硬盤存取，閃存550可充當(dāng)盤高速緩存和緩沖器。在一個實施例中，除了通過DDR通道之外，處理器核(多核)510還可以其他方式 與外部存儲器相耦合。例如，處理器核(多核)510可經(jīng)由存儲器鏈路570與相變存儲器 (PCM) 580相耦合。
在本說明書中，對“一個實施例”或“一實施例”的引用意味著結(jié)合該實施例描述 的特定特征、結(jié)構(gòu)或特性被包括在本發(fā)明的至少一個實施例中。在本說明書各處中出現(xiàn)的 短語“在一個實施例中”并不一定全部指代同一實施例。盡管已經(jīng)依據(jù)若干實施例描述了本發(fā)明，然而本領(lǐng)域的技術(shù)人員將意識到本發(fā)明 不限于所述實施例，而是可利用所附權(quán)利要求的精神和范圍內(nèi)的修改和改變來實施。因此 這些描述視為是說明性的而非限制性的。
權(quán)利要求
1.一種具有集成電路(1C)封裝的系統(tǒng)，所述系統(tǒng)包括設(shè)置在1C封裝內(nèi)的處理核；經(jīng)由1C封裝內(nèi)的內(nèi)部接口與所述處理核相耦合的易失性存儲器，所述易失性存儲器 用作末級硬件管理的高速緩存存儲器；經(jīng)由所述1C封裝內(nèi)的內(nèi)部接口與所述處理核相耦合的非易失性存儲器，所述非易失 性存儲器用作盤高速緩存；與所述處理核相耦合的存儲器接口，所述存儲器接口提供至外部存儲組件的通信接□。
2.如權(quán)利要求1所述的系統(tǒng)，其特征在于，還包括第二處理核。
3.如權(quán)利要求1所述的系統(tǒng)，其特征在于，所述易失性存儲器包括嵌入式動態(tài)隨機存 取存儲器(eDRAM)。
4.如權(quán)利要求1所述的系統(tǒng)，其特征在于，所述易失性存儲器包括電阻動態(tài)隨機存取 存儲器(電阻RAM)。
5.如權(quán)利要求1所述的系統(tǒng)，其特征在于，所述易失性存儲器包括鐵電隨機存取存儲 器(鐵電RAM)。
6.如權(quán)利要求1所述的系統(tǒng)，其特征在于，所述非易失性存儲器包括相變存儲器 (PCM)。
7.如權(quán)利要求1所述的系統(tǒng)，其特征在于，所述非易失性存儲器包括NAND閃存。
8.如權(quán)利要求1所述的系統(tǒng)，其特征在于，所述存儲器接口包括用戶可拆卸接口以允 許用戶選擇性地連接和斷開包括至少易失性存儲器和非易失性存儲器的存儲器模塊。
9.如權(quán)利要求1所述的系統(tǒng)，其特征在于，還包括存儲器模塊，所述存儲器模塊包括 第一用戶可拆卸接口，以允許用戶選擇性地連接和斷開所述易失性存儲器；以及 第二用戶可拆卸接口，以允許用戶選擇性地連接和斷開所述非易失性存儲器。
10.一種方法，包括接收數(shù)據(jù)請求；響應(yīng)于所述數(shù)據(jù)請求，搜索設(shè)置在管芯上的高速存儲器存儲器，所述管芯具有生成所 述數(shù)據(jù)請求的處理器核；響應(yīng)于在所述高速緩存存儲器中未發(fā)現(xiàn)所請求的數(shù)據(jù)，搜索包括易失性存儲器和非易 失性存儲器兩者的存儲器模塊，其中所述存儲器模塊在具有生成所述數(shù)據(jù)請求的處理器核 的管芯外；響應(yīng)于在存儲器模塊中未發(fā)現(xiàn)所請求的數(shù)據(jù)，搜索外部存儲器，其中所述存儲器模塊 在所述具有生成所述數(shù)據(jù)請求的處理器核的管芯以及所述存儲器模塊外。
11.如權(quán)利要求10所述的方法，其特征在于，所述外部存儲器包括相變存儲器。
12.如權(quán)利要求10所述的方法，其特征在于，所述易失性存儲器包括嵌入式動態(tài)隨機 存取存儲器(eDRAM)。
13.如權(quán)利要求10所述的方法，其特征在于，所述易失性存儲器包括電阻隨機存取存 儲器(電阻RAM)。
14.如權(quán)利要求10所述的方法，其特征在于，所述易失性存儲器包括鐵電隨機存取存 儲器(鐵電RAM)。
15.如權(quán)利要求10所述的方法，其特征在于，所述非易失性存儲器包括NAND閃存。
16.一種處理系統(tǒng)，包括設(shè)置在第一 1C封裝內(nèi)的處理核；設(shè)置在第二 1C封裝內(nèi)的易失性存儲器，所述易失性存儲器經(jīng)由第一 1C封裝和第二 1C封裝之間的接口與處理核相耦合，所述易失性存儲器用作末級硬件管理的高速緩存存儲 器；設(shè)置在第二 1C封裝內(nèi)的非易失性存儲器，所述非易失性存儲器經(jīng)由第一 1C封裝和第 二 1C封裝之間的接口與處理核相耦合，所述非易失性存儲器用作盤高速緩存；與所述處理核相耦合的存儲器接口，所述存儲器接口提供至外部存儲組件的通信接
17.如權(quán)利要求16所述的處理系統(tǒng)，其特征在于，還包括第二處理核。
18.如權(quán)利要求16所述的處理系統(tǒng)，其特征在于，所述易失性存儲器包括嵌入式動態(tài) 隨機存取存儲器(eDRAM)。
19.如權(quán)利要求16所述的處理系統(tǒng)，其特征在于，所述易失性存儲器包括電阻動態(tài)隨 機存取存儲器(電阻RAM)。
20.如權(quán)利要求16所述的處理系統(tǒng)，其特征在于，所述易失性存儲器包括鐵電隨機存 取存儲器(鐵電RAM)。
全文摘要
用于提供具有易失性和非易失性存儲器的混合式存儲器模塊來替代處理系統(tǒng)中的DDR通道的方法和裝置。
文檔編號G06F12/00GK102667735SQ201080059364
公開日2012年9月12日 申請日期2010年11月29日 優(yōu)先權(quán)日2009年12月23日
發(fā)明者E·W·彼得, K·K·欽納斯瓦密, R·B·奧斯本 申請人:英特爾公司