專利名稱：一種減少數(shù)據(jù)傳輸?shù)木彺嫦到y(tǒng)的制作方法
一種減少數(shù)據(jù)傳輸?shù)木彺嫦到y(tǒng)
技術(shù)領(lǐng)域：
本發(fā)明涉及計(jì)算機(jī)技術(shù)領(lǐng)域，特別涉及一種減少數(shù)據(jù)傳輸?shù)木彺嫦到y(tǒng)。背景技術(shù)：
當(dāng)今的通訊或計(jì)算機(jī)系統(tǒng)都包含一個(gè)智能單元以控制系統(tǒng)內(nèi)所有的通訊和數(shù)據(jù) 傳輸。這種控制單元可以是微處理器或微控制器或兩者皆有。如果在這樣一個(gè)系統(tǒng)內(nèi)執(zhí)行 數(shù)據(jù)傳輸，將造成大量數(shù)據(jù)通過(guò)微控制器或微處理器進(jìn)行傳輸。試想將高速緩存中數(shù)據(jù)載 入微處理器，大量數(shù)據(jù)將通過(guò)微控制器從存儲(chǔ)系統(tǒng)被傳送到微處理器，或者在某些系統(tǒng)中 直接從存儲(chǔ)系統(tǒng)傳送到微處理器以更新緩存信息。再例如，像平板電腦或筆記本這樣的低功耗產(chǎn)品處于深度休眠模式時(shí)，可刷新的 DRAM內(nèi)容將被存入FLASH中以關(guān)閉刷新。在這種情況下，微處理器或微控制器將讀出DRAM 內(nèi)容并傳送到FLASH存儲(chǔ)空間。上述操作要求在短時(shí)間內(nèi)傳送大量數(shù)據(jù)，因而造成數(shù)據(jù)傳輸瓶頸。現(xiàn)有的解決方案是不斷提高微處理器/微控制器與系統(tǒng)子單元之間的物理數(shù)據(jù) 連接速度。服務(wù)器系統(tǒng)則嘗試引入大量并行處理來(lái)解決上述瓶頸。例如采用寬數(shù)據(jù)總線將 數(shù)據(jù)從存儲(chǔ)子系統(tǒng)傳到微處理器/微控制器，但是速度比較低，以應(yīng)對(duì)在這種大型系統(tǒng)中 長(zhǎng)信號(hào)線和數(shù)據(jù)完整性問(wèn)題。這種方案對(duì)于筆記本這樣的小型存儲(chǔ)系統(tǒng)是不可行的。在這 種系統(tǒng)中，采用工作在高頻下的高速連接的方式解決性能瓶頸。同時(shí)引入減少電壓信號(hào)擺 動(dòng)、差分信號(hào)或數(shù)據(jù)時(shí)鐘與信號(hào)同時(shí)傳輸?shù)雀鞣N各樣的措施提高系統(tǒng)性能。通過(guò)不破壞信 號(hào)完整性的直接連接可以獲得高性能。在存儲(chǔ)系統(tǒng)中，這樣的解決方法被稱為完全緩沖存 儲(chǔ)解決方案(FBDIMM)。將一個(gè)邏輯高速緩存芯片裝在存儲(chǔ)模組上，以高度并行方式與多個(gè) 存儲(chǔ)芯片進(jìn)行通訊。接收到的數(shù)據(jù)被轉(zhuǎn)換成非常高速的窄數(shù)據(jù)流，然后通過(guò)一個(gè)相對(duì)較長(zhǎng)， 但是嚴(yán)格的點(diǎn)對(duì)點(diǎn)鏈接從緩存芯片傳送到微控制器，從而優(yōu)化整個(gè)系統(tǒng)的性能?，F(xiàn)有技術(shù)中還有很多奇特的解決方案，例如模擬信號(hào)化(利用模擬信號(hào)通過(guò)單一 信號(hào)線傳輸多位信息)、光信號(hào)傳輸?shù)?。然而，由于這些方法在技術(shù)上的難度和高成本，至今 無(wú)法應(yīng)用于商用系統(tǒng)。如今的系統(tǒng)都是想通過(guò)提供高并行性(由于信號(hào)通路和干擾只能工作在低頻的 系統(tǒng))或高頻下窄數(shù)據(jù)流來(lái)解決數(shù)據(jù)傳輸瓶頸。正如完全緩沖存儲(chǔ)解決方案(FBDIMM)發(fā)明中所證實(shí)的，這兩種解決方法似乎都 到了極限。想要獲得更好的性能看來(lái)只能花費(fèi)相當(dāng)大的努力和成本，但是大多數(shù)低成本電 子系統(tǒng)是不允許的。

發(fā)明內(nèi)容本發(fā)明提出了一種減少數(shù)據(jù)傳輸?shù)木彺嫦到y(tǒng)，通過(guò)減少微處理器或微控制器與系 統(tǒng)內(nèi)子系統(tǒng)，尤其是存儲(chǔ)子系統(tǒng)，所需的數(shù)據(jù)傳輸來(lái)提高系統(tǒng)性能。為了實(shí)現(xiàn)上述目的，本發(fā)明采用如下技術(shù)方案
一種減少數(shù)據(jù)傳輸?shù)木彺嫦到y(tǒng)，包括傳輸緩存、子系統(tǒng)和微處理器或微控制器，所 述傳輸緩存電性連接所述微處理器或微控制器，所述傳輸緩存電性連接所述子系統(tǒng)。所述傳輸緩存包括排序器和數(shù)據(jù)緩存寄存器，所述排序器連接所述微處理器或微 控制器及所述子系統(tǒng)，所述數(shù)據(jù)緩存寄存器連接所述排序器和子系統(tǒng)。所述子系統(tǒng)為存儲(chǔ)子系統(tǒng)。所述存儲(chǔ)子系統(tǒng)為DRAM存儲(chǔ)器、Flash存儲(chǔ)器、SRAM存儲(chǔ)器、PCRAM存儲(chǔ)器中一種 或多種。所述存儲(chǔ)子系統(tǒng)包括DRAM存儲(chǔ)器和Flash存儲(chǔ)器，所述排序器連接所述微控制器 或微處理器及DRAM存儲(chǔ)器和Flash存儲(chǔ)器，所述數(shù)據(jù)緩存寄存器連接所述排序器、DRAM存 儲(chǔ)器和Flash存儲(chǔ)器。所述傳輸緩存設(shè)置于所述存儲(chǔ)子系統(tǒng)中。所述存儲(chǔ)子系統(tǒng)中設(shè)有存儲(chǔ)芯片，所述傳輸緩存設(shè)置于所述存儲(chǔ)芯片中。所述緩存系統(tǒng)還包括USB端口或硬盤端口，所述傳輸緩存連接所述USB端口或硬
盤端口。與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點(diǎn)本發(fā)明一種減少數(shù)據(jù)傳輸?shù)木彺嫦到y(tǒng)，微 處理器或微控制器A和傳輸緩存B通過(guò)AB總線相互連接，傳輸緩存B通過(guò)總線BC與子系 統(tǒng)C相連，平均來(lái)說(shuō)，在AB總線上A到B (寫)的數(shù)據(jù)量要小于BC總線上B到C (寫)的數(shù) 據(jù)量，在系統(tǒng)正常工作模式下大約少10%;平均來(lái)說(shuō)，在AB總線上B到A(讀)的數(shù)據(jù)量要 小于BC總線上C到B (讀)的數(shù)據(jù)量，在系統(tǒng)正常工作模式下大約少10 %。

圖1是本發(fā)明一種減少數(shù)據(jù)傳輸?shù)木彺嫦到y(tǒng)的結(jié)構(gòu)框圖；圖2是本發(fā)明一種減少數(shù)據(jù)傳輸?shù)木彺嫦到y(tǒng)的結(jié)構(gòu)框圖，其中對(duì)傳輸緩存的結(jié)構(gòu) 進(jìn)行細(xì)化；圖3是一種傳輸緩存位置示意圖，其中傳輸緩存設(shè)置于主板上；圖4是一種傳輸緩存位置示意圖，其中傳輸緩存設(shè)置于存儲(chǔ)模組上；圖5是一種傳輸緩存位置示意圖，其中傳輸緩存設(shè)置于存儲(chǔ)芯片上；圖6是帶有額外接口的緩存系統(tǒng)示意圖；圖7是另一種帶有額外接口的緩存系統(tǒng)示意圖。
具體實(shí)施方式下面結(jié)合附圖對(duì)本發(fā)明做進(jìn)一步詳細(xì)描述。請(qǐng)參閱圖1及圖2所示，其描述了本發(fā)明的基本原理。降低數(shù)據(jù)傳輸?shù)膫鬏斁彺嫘?片MBu (Buffer)放置在微控制器/微處理器MC與存儲(chǔ)子系統(tǒng)之間。存儲(chǔ)子系統(tǒng)包括DRAM 和Flash等。以前的方法要求任何微控制器/微處理器與存儲(chǔ)子系統(tǒng)之間的通訊都要把所 有將要處理的信息從存儲(chǔ)子系統(tǒng)傳入微控制器/微處理器，反之亦然。本發(fā)明中的傳輸緩 存芯片MBu能自動(dòng)處理這些信息，從而減少存儲(chǔ)子系統(tǒng)與微控制器/微處理器之間的通信。本發(fā)明尤其適合存儲(chǔ)子系統(tǒng)，因此在圖1和后面的圖例中，這種傳輸緩存MBu都被 稱為存儲(chǔ)緩存。圖1及圖2中的存儲(chǔ)子系統(tǒng)包括Flash和DRAM存儲(chǔ)器，這在像手機(jī)、新一代的筆記本或平板電腦等移動(dòng)應(yīng)用領(lǐng)域相當(dāng)普遍。當(dāng)進(jìn)入低功耗狀態(tài)時(shí)，這種系統(tǒng)將把較 快的DRAM中的重要信息傳送到Flash存儲(chǔ)器中，然后關(guān)掉DRAM以達(dá)到節(jié)電的目的。以前 的方法會(huì)將DRAM中的所有信息通過(guò)微控制器/微處理器傳送到Flash中。實(shí)際上，這項(xiàng)工 作可以由存儲(chǔ)緩存MBu接收相應(yīng)的微控制器/微處理器指令自動(dòng)處理，本發(fā)明中存儲(chǔ)緩存 MBu包括排序器sequencer和數(shù)據(jù)緩存寄存器registerbuffer。當(dāng)平板電腦等低功耗產(chǎn) 品處于休眠模式時(shí)，傳輸緩存MBu接受來(lái)自微控制器MC的指令執(zhí)行將DRAM中的信息寫入 FLASH中以關(guān)斷DRAM達(dá)到省電的目的；傳輸緩存MBu中的排序器sequencer將從微控制器 MC接收到的指令進(jìn)行處理，發(fā)送讀指令給DRAM，同時(shí)發(fā)送寫指令給FLASH ；DRAM將其信息反 饋給傳輸緩存MBu，經(jīng)過(guò)數(shù)據(jù)緩存寄存器register buffer將相關(guān)數(shù)據(jù)寫入FLASH存儲(chǔ)器。 在這個(gè)過(guò)程中，大量數(shù)據(jù)通訊在傳輸緩存、DRAM和FLASH之間進(jìn)行，從而大大減少了微控制 器MC的參與。以將DRAM中的內(nèi)容存儲(chǔ)到FLASH中為例，存儲(chǔ)緩存MBu的具體工作流程如 下1、設(shè)置字線虬為0;2、從DRAM中讀取字線WL = 0的信息，并存儲(chǔ)到數(shù)據(jù)緩存寄存器；3、當(dāng)字線札小于16k時(shí)，將數(shù)據(jù)緩存寄存器中的數(shù)據(jù)寫入FLASH，同時(shí)從DRAM中 讀取字線WL+1的數(shù)據(jù)并存儲(chǔ)到數(shù)據(jù)緩存寄存器；4、字線虬=虬+1，重復(fù)步驟3至16k。請(qǐng)參閱圖3至圖5所示，給出了傳輸緩存芯片在系統(tǒng)中可能的位置。它可以放在 應(yīng)用主板上(圖3)，也可以放在存儲(chǔ)模組上(圖4)，還可以放在存儲(chǔ)芯片chip中(圖5)。 最有利的方案是將緩存芯片放在存儲(chǔ)模組上，類似于之前描述的FBDIMM工作原理。將DRAM 中的內(nèi)容傳送到Flash存儲(chǔ)器中只是減少與微控制器/微處理器數(shù)據(jù)通訊的一種功能，許 多其他功能也是可以實(shí)現(xiàn)的，比如圖像功能(自動(dòng)圖像內(nèi)容轉(zhuǎn)換、多邊形建模等)、自動(dòng)壓 縮/解壓音頻和視頻數(shù)據(jù)、用于降低功耗的信號(hào)倒相編碼、冗余計(jì)算等。通過(guò)減少與微控制 器/微處理器的數(shù)據(jù)通訊，系統(tǒng)整體性能可以得到大幅提高。請(qǐng)參閱圖6至圖7所示，描述了如何將傳輸緩存概念延伸。通過(guò)提供額外的傳輸 緩存與USB或硬盤接口連接，從而根據(jù)接收和執(zhí)行微控制器/微處理器發(fā)出的命令自動(dòng)處 理各種數(shù)據(jù)沖突。
權(quán)利要求
1.一種減少數(shù)據(jù)傳輸?shù)木彺嫦到y(tǒng)，其特征在于包括傳輸緩存(MBU)、子系統(tǒng)和微處 理器或微控制器，所述傳輸緩存(MBu)電性連接所述微處理器或微控制器，所述傳輸緩存 (MBu)電性連接所述子系統(tǒng)。
2.如權(quán)利要求1所述一種減少數(shù)據(jù)傳輸?shù)木彺嫦到y(tǒng)，其特征在于所述傳輸緩存(MBu) 包括排序器(sequencer)和數(shù)據(jù)緩存寄存器(register buffer)，所述排序器(sequencer) 連接所述微處理器或微控制器及所述子系統(tǒng)，所述數(shù)據(jù)緩存寄存器(register buffer)連 接所述排序器(sequencer)和子系統(tǒng)。
3.如權(quán)利要求2所述一種減少數(shù)據(jù)傳輸?shù)木彺嫦到y(tǒng)，其特征在于所述子系統(tǒng)為存儲(chǔ) 子系統(tǒng)。
4.如權(quán)利要求3所述一種減少數(shù)據(jù)傳輸?shù)木彺嫦到y(tǒng)，其特征在于所述存儲(chǔ)子系統(tǒng)為 DRAM存儲(chǔ)器、Flash存儲(chǔ)器、SRAM存儲(chǔ)器、PCRAM存儲(chǔ)器中一種或多種。
5.如權(quán)利要求4所述一種減少數(shù)據(jù)傳輸?shù)木彺嫦到y(tǒng)，其特征在于所述存儲(chǔ)子系統(tǒng)包 括DRAM存儲(chǔ)器和Flash存儲(chǔ)器，所述排序器(sequencer)連接所述微控制器或微處理器 及DRAM存儲(chǔ)器和Flash存儲(chǔ)器，所述數(shù)據(jù)緩存寄存器(register buffer)連接所述排序器 (sequencer)、DRAM 存儲(chǔ)器和 Flash 存儲(chǔ)器。
6.如權(quán)利要求2所述一種減少數(shù)據(jù)傳輸?shù)木彺嫦到y(tǒng)，其特征在于所述傳輸緩存(MBu) 設(shè)置于所述存儲(chǔ)子系統(tǒng)中。
7.如權(quán)利要求2所述一種減少數(shù)據(jù)傳輸?shù)木彺嫦到y(tǒng)，其特征在于所述存儲(chǔ)子系統(tǒng)中 設(shè)有存儲(chǔ)芯片，所述傳輸緩存(MBu)設(shè)置于所述存儲(chǔ)芯片中。
8.如權(quán)利要求1至7中任一項(xiàng)所述一種減少數(shù)據(jù)傳輸?shù)木彺嫦到y(tǒng)，其特征在于所述 緩存系統(tǒng)還包括USB端口或硬盤端口，所述傳輸緩存(MBu)連接所述USB端口或硬盤端口。
全文摘要
本發(fā)明提供一種減少數(shù)據(jù)傳輸?shù)木彺嫦到y(tǒng)，包括傳輸緩存、子系統(tǒng)和微處理器或微控制器，所述傳輸緩存電性連接所述微處理器或微控制器，所述傳輸緩存電性連接所述子系統(tǒng)。本發(fā)明提供一種減少數(shù)據(jù)傳輸?shù)木彺嫦到y(tǒng)，微處理器或微控制器A和傳輸緩存B通過(guò)AB總線相互連接，傳輸緩存B通過(guò)總線BC與子系統(tǒng)C相連，平均來(lái)說(shuō)，在AB總線上A到B(寫)的數(shù)據(jù)量要小于BC總線上B到C(寫)的數(shù)據(jù)量，在系統(tǒng)正常工作模式下大約少10％；平均來(lái)說(shuō)，在AB總線上B到A(讀)的數(shù)據(jù)量要小于BC總線上C到B(讀)的數(shù)據(jù)量，在系統(tǒng)正常工作模式下大約少10％。
文檔編號(hào)G06F13/16GK102110065SQ20111004142
公開(kāi)日2011年6月29日 申請(qǐng)日期2011年2月21日 優(yōu)先權(quán)日2011年2月21日
發(fā)明者濮必得 申請(qǐng)人:山東華芯半導(dǎo)體有限公司