專利名稱：提高雙倍數(shù)據(jù)速率同步隨機存儲器讀寫速率的方法及裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)據(jù)通信領(lǐng)域，由于涉及一種提高雙倍數(shù)據(jù)速率同步隨機存儲器讀寫 速率的方法及裝置。
背景技術(shù)：
雙倍數(shù)據(jù)速率同步隨機存儲器(簡稱DDR SDRAM)是電子設(shè)備工程聯(lián)合委員會 (JEDEC)于2004年發(fā)布的新生代內(nèi)存技術(shù)標準。因其低廉的價格，高帶寬的數(shù)據(jù)吞吐率以及低功耗的優(yōu)勢，雙倍數(shù)據(jù)速率同步隨 機存儲器被廣泛用于存儲需求高的數(shù)據(jù)通信領(lǐng)域。然而在數(shù)據(jù)通信芯片領(lǐng)域，芯片的關(guān)鍵 性能指數(shù)每秒處理包數(shù)(PPS)決定了用于數(shù)據(jù)包緩存的雙倍數(shù)據(jù)速率同步隨機存儲器必須 達到最低的讀寫效率以滿足芯片的處理能力。同時，因為成本因素，又不能單純的以增加雙 倍數(shù)據(jù)速率同步隨機存儲器物理片數(shù)的方法來提高整個芯片的數(shù)據(jù)吞吐率。以DDR SDRAM的第二代產(chǎn)品(DDR2 SDRAM)為例，DDR2 SDRAM為最大程度地降低功 耗，以存儲體(bank)為單位組織內(nèi)部的存儲結(jié)構(gòu)，分為4個bank，每個bank又分行和列。DDR SDRAM的讀寫操作以行為單位，因為SDRAM的工藝特性，每次讀寫之前，需要 先激活對應(yīng)讀寫地址所在的行后才能對其進行讀寫操作，如果需要讀寫同一 bank的不同 行，必須將之前已經(jīng)激活的同bank的行關(guān)閉，再激活待讀寫的行。如果2行不屬于同一 bank，則不需要關(guān)閉先前激活的行再進行后續(xù)行的讀寫操作，即不同bank的行可以同時保 持激活狀態(tài)。DDR SDRAM的行關(guān)閉激活時間相對都比較長，同時，如果是讀寫操作間隔，讀_> 寫的切換和寫_>讀的切換時都需要有一定的時間間隔，正是因為這些固有時間間隔的限 制，導(dǎo)致DDR SDRAM的讀寫效率往往是數(shù)據(jù)通信項目的性能瓶頸?，F(xiàn)有技術(shù)中，有針對雙倍數(shù)據(jù)速率同步隨機存儲器的讀寫地址分別做排序的方 法，該方法將用戶發(fā)出的讀寫命令在DDR控制器內(nèi)部做出排序，以求在送給雙倍數(shù)據(jù)速率 同步隨機存儲器之前將讀寫命令排成一個比較理想的讀寫序列，盡量將同bank不同行的 地址錯開，該技術(shù)最大的隱患在于，重排序力度過大有可能導(dǎo)致數(shù)據(jù)包還未寫入DDR SDRAM 之前就被發(fā)起讀請求。目前有技術(shù)可以實現(xiàn)8個左右的讀寫命令進行重排序，以達到隱藏 DDR SDRAM前后2個命令的行關(guān)閉時間，該技術(shù)雖然可以在8個命令之間進行bank間以及 同一 bank不同行的命令的順序調(diào)整，但是命令的順序調(diào)整功能以及針對DDR讀出數(shù)據(jù)的重 排序比較復(fù)雜，很難在硬件頻率上有大的突破，且消耗的資源較大，調(diào)整能力有限，在現(xiàn)場 可編程門陣列(FPGA)項目上不具備太好的可行性。

發(fā)明內(nèi)容
為了解決上述技術(shù)問題，本發(fā)明提供了一種提高DDR SDRAM讀寫速率的方法及裝 置，以降低實現(xiàn)難度，提高現(xiàn)場可編程門陣列(FPGA)項目的可實現(xiàn)性和調(diào)整力度，利用有限 的資源大大提高DDR SDRAM的讀寫效率。本發(fā)明提供了一種提高DDR SDRAM讀寫速率的方法，該方法包括接收對應(yīng)數(shù)據(jù)包讀請求的讀地址，將所述讀地址按存儲體(bank)號緩存在對應(yīng)的第一 先進先出隊列(FIFO)中；
從所述第一 FIFO中的一個第一 FIFO首次讀出一個讀地址后，如該第一 FIFO中的下一 個讀地址與首次讀出的該讀地址屬于同行地址，則繼續(xù)讀該第一 FIFO，否則，按輪詢的方式 讀下一第一 FIFO。優(yōu)選地，上述方法可具有如下特點
從一個第一 FIFO首次讀出一個讀地址后，如從該第一 FIFO連續(xù)讀出讀地址，按以下方 式處理
從該第一 FIFO每次讀出一個讀地址后，如該第一 FIFO的下一個讀地址與本次讀出的 讀地址屬于同行地址，則繼續(xù)讀該第一 FIFO，否則，按輪詢的方式讀下一第一 FIFO ；或者
從該第一 FIFO每次讀出一個讀地址后，如該第一 FIFO的下一個讀地址與本次讀出的 讀地址屬于同行地址，且從該第一 FIFO連續(xù)讀出讀地址的累計時間不超過設(shè)定的累計時 間門限，則繼續(xù)讀該第一 FIFO，否則，按輪詢的方式讀下一第一 FIFO ；或者
從該第一 FIFO每次讀出一個讀地址后，如該第一 FIFO的下一個讀地址與本次讀出的 讀地址屬于同行地址，且從該第一 FIFO連續(xù)讀出讀地址的個數(shù)不超過設(shè)定的個數(shù)門限，則 繼續(xù)讀該第一 FIFO，否則，按輪詢的方式讀下一第一 FIFO。優(yōu)選地，上述方法還可具有如下特點
所述累計時間門限為DDR SDRAM的行關(guān)閉時間的0. 5^2倍。優(yōu)選地，上述方法還可具有如下特點
當有限狀態(tài)機的FIFO中緩存的同bank換行地址的數(shù)據(jù)量達到預(yù)定值時，給仲裁器發(fā) 送反壓信號，使仲裁器停止從該bank對應(yīng)的第一 FIFO中讀出讀地址。優(yōu)選地，上述方法還可具有如下特點 在讀第一 FIFO之后，所述方法還包括 按順序記錄讀出的每個讀地址的bank標識；
將返回的第N個讀數(shù)據(jù)寫入該讀數(shù)據(jù)所屬讀地址對應(yīng)的bank標識的第二 FIFO中；
按用戶讀出讀地址的順序緩存記錄每個讀地址的bank標識；
根據(jù)緩存的讀地址的bank標識將對應(yīng)的第二 FIFO中的數(shù)據(jù)返回給用戶。優(yōu)選地，上述方法還可具有如下特點
在從所述第一 FIFO中的一個第一 FIFO首次讀出一個讀地址之前，所述方法還包括 接收數(shù)據(jù)包的寫請求，按bank輪詢的方式為所述數(shù)據(jù)包分配寫地址。優(yōu)選地，上述方法還可具有如下特點
在為所述數(shù)據(jù)包分配寫地址之前，所述方法還包括 通過鏈表管理所述DDR SDRAM的邏輯地址。本發(fā)明還提供了一種提高雙倍數(shù)據(jù)速率(DDR)同步隨機存儲器(SDRAM)讀寫速率 的裝置，該裝置包括
接收緩存模塊，用于接收對應(yīng)數(shù)據(jù)包讀請求的讀地址，將所述讀地址按存儲體(bank) 號緩存在對應(yīng)的第一先進先出隊列(FIFO)中；
讀調(diào)序模塊，用于從所述第一 FIFO中的一個第一 FIFO首次讀出一個讀地址后，如該第 一 FIFO中的下一個讀地址與首次讀出的該讀地址屬于同行地址，則繼續(xù)讀該第一 FIFO，否則，按輪詢的方式讀下一第一 FIFO。優(yōu)選地，上述裝置可具有如下特點
所述裝置還包括有限狀態(tài)機(FSM)和仲裁器，該FSM，用于在自己的FIFO中緩存的同 bank換行地址的數(shù)據(jù)量達到預(yù)定值時，向所述仲裁器發(fā)射反壓信號，使所述仲裁器停止從 該bank對應(yīng)的第一 FIFO中讀地址。優(yōu)選地，上述裝置還可具有如下特點 所述裝置還包括
接收分配模塊，用于在所述讀調(diào)序模塊從所述第一 FIFO中的一個第一 FIFO首次讀出 一個讀地址之前，接收數(shù)據(jù)包的寫請求，按bank輪詢的方式為所述數(shù)據(jù)包分配寫地址。


圖1為本發(fā)明的提高DDR SDRAM讀寫效率的裝置示意圖2為本發(fā)明中包管理模塊采用鏈表管理DDR2 SDRAM邏輯地址的示意圖； 圖3為本發(fā)明中DDR控制器的結(jié)構(gòu)示意圖。
具體實施例方式下面將結(jié)合本發(fā)明的說明附圖，對本發(fā)明中的技術(shù)方案進行清楚完整的描述。本發(fā)明提出一種利用鏈表方式管理DDR SDRAM邏輯地址的方法，當有數(shù)據(jù)包寫入 DDR SDRAM的請求時，采用按bank輪詢分配DDR SDRAM邏輯寫地址的方法，當有數(shù)據(jù)包的 讀出請求時，將數(shù)據(jù)包的讀地址進行調(diào)序。 本發(fā)明輪詢分配數(shù)據(jù)包寫地址的策略，從根 本上保證了寫地址在送入DDR SDRAM之前已經(jīng)是按bank錯開的良性序列，從而不會有因 為排序的原因，導(dǎo)致相同數(shù)據(jù)包的讀地址先于寫地址被送達DDR SDRAM的情況；本發(fā)明提 出的對讀地址進行調(diào)序的方案，相對現(xiàn)有技術(shù)中針對所有讀地址完全亂序調(diào)整的方案，降 低了實現(xiàn)難度，提高了 FPGA項目的可實現(xiàn)性和調(diào)整力度，利用有限的資源大大提高了 DDR SDRAM的讀寫效率。本發(fā)明還提供了一種提高DDR SDRAM讀寫速率的方法，該方法包括
接收對應(yīng)數(shù)據(jù)包讀請求的讀地址，將所述讀地址按存儲體(bank)號緩存在對應(yīng)的第一 先進先出隊列(FIFO)中；
從所述第一 FIFO中的一個第一 FIFO首次讀出一個讀地址后，如該第一 FIFO中的下一 個讀地址與首次讀出的該讀地址屬于同行地址，則繼續(xù)讀該第一 FIFO，否則，按輪詢的方式 讀下一第一 FIFO。下面以DDR SDRAM的第二代產(chǎn)品DDR2 SDRAM為例，對本發(fā)明中的技術(shù)方案進行清
楚完整的描述。本發(fā)明使用的提高DDR SDRAM讀寫效率的裝置如圖1所示，當有入包申請時，包管 理(packet management)模塊11按bank輪詢的方式緩存數(shù)據(jù)包的邏輯映射地址，將其解 析成物理地址送給雙倍數(shù)據(jù)速率(DDR)控制器，當有出包請求時，包管理模塊將其出包的邏 輯地址解析成物理地址送給DDR控制器，DDR控制器針對讀命令做出調(diào)整，當用戶輸入的讀 地址連續(xù)都是同bank換行地址時，DDR控制器通過反壓操作達到提高效率的目的，以DDR2 SDRAM為例，分別描述提高寫速率和讀速率的技術(shù)方案一、提高寫效率的方法如下
將DDR2 SDRAM的物理地址映射成邏輯地址，DDR2 SDRAM物理地址中的1行對應(yīng)2個邏 輯地址，即每個邏輯地址涵蓋DDR2 SDRAM中半行，之后采用鏈表的方式，按bank初始化這 些邏輯地址，分4條鏈，每條鏈表管理一個bank的DDR2 SDRAM邏輯地址，具體可參見圖2 ； 當有數(shù)據(jù)包寫入DDR2 SDRAM的請求時，按輪詢(round robin)方式給數(shù)據(jù)包分配寫地址。上述方案易實現(xiàn)，且有效地提供了 DDR SDRAM的寫速率。二、提高讀效率的方法如下
當收到用戶的DDR2 SDRAM數(shù)據(jù)包讀請求時，用戶的讀地址首先進入DDR控制器中的讀 調(diào)序模塊(可參見圖3)，該模塊包含4個先進先出隊列(FIFO)，分別按bank號緩存用戶的 讀地址，之后利用讀調(diào)序模塊中的仲裁器在4個FIFO間做出讀仲裁。仲裁的機制為如果 當前被讀出的讀地址的下一個讀地址和當前的讀地址屬于同行地址，則連續(xù)讀該FIFO，如 果屬于不同行的地址，則利用輪詢(round robin)的方式讀下一 FIFO。同時為了避免很長 一段時間內(nèi)的讀地址都是同bank同行地址而發(fā)生長時間的讀同一 FIFO，導(dǎo)致后續(xù)讀數(shù)據(jù) 重排序資源過大的情況，讀調(diào)序模塊采用了一種保護機制，當某一 bank的連續(xù)被讀出的讀 地址累計的執(zhí)行時間超過DDR2 SDRAM的行關(guān)閉時間的0. 5-2倍(優(yōu)選值為1倍，即當某一 bank的連續(xù)被讀出的讀地址累計的執(zhí)行時間超過DDR2 SDRAM的行關(guān)閉時間)后，將終止本 FIFO的連續(xù)讀，轉(zhuǎn)讀下一 FIFO ；或者，當某一 bank的連續(xù)被讀出的讀地址累計的個數(shù)超過 設(shè)定的個數(shù)門限后，將終止本FIFO的連續(xù)讀，轉(zhuǎn)讀下一 FIFO ；等等。當DDR2 SDRAM返回讀數(shù)據(jù)的時候，因為返回讀數(shù)據(jù)的順序是經(jīng)過調(diào)整后的，在返 回給用戶之前，首先進入讀數(shù)據(jù)重排序模塊(可參見圖3)，重排序的思想為按順序記錄讀 出的每個讀地址的bank標識；將返回的第N個讀數(shù)據(jù)寫入該讀數(shù)據(jù)所屬的讀地址對應(yīng)的 bank標識的第二 FIFO中；按用戶讀出讀地址的順序緩存記錄每個讀地址的bank標識；根 據(jù)緩存的讀地址的bank標識將對應(yīng)的第二 FIFO中的數(shù)據(jù)返回給用戶，其中N為正整數(shù)。需要說明的是，緩存地址的FIFO為第一 FIFO，緩存數(shù)據(jù)的FIFO為第二 FIFO。正常情況下，4個bank的讀地址進入DDR控制器的概率是相等的，出現(xiàn)連續(xù)η個地址都
是同bank換行的地址的概率是 ν,,當出現(xiàn)為概率小于1/256(連續(xù)5個同bank換行)的惡4 .
性讀包申請序列時，即認為此時出現(xiàn)了小概率事件，此種序列必然會導(dǎo)致圖3中狀態(tài)機FSM 模塊里面緩存命令的FIFO中的數(shù)據(jù)量累加，當該FIFO緩存的數(shù)據(jù)量超過2(K4個bank中 FIFO的數(shù)據(jù)量總數(shù))的時候，即認為此時讀地址出現(xiàn)了上述小概率序列，此時有限狀態(tài)機 (FSM)給仲裁器發(fā)送反壓信號，使得仲裁器停止讀該FIFO的數(shù)據(jù)，反壓產(chǎn)生的效果將會使4 個FIFO所輸入的讀命令相當，最終達到各個bank間讀請求數(shù)量的動態(tài)平衡，從而達到讀命 令按bank間插的目的。另外，為了降低讀寫間的切換時間，圖3中的讀寫命令均衡模塊可以控制在第一 預(yù)定時間段內(nèi)執(zhí)行寫操作，然后在第二預(yù)定時間段內(nèi)執(zhí)行讀操作，其中，第一預(yù)定時間段和 第二預(yù)定時間段可以相同，也可以不同，且可以動態(tài)調(diào)整；例如可以在前5分鐘內(nèi)集中執(zhí)行 寫操作，然后在后3分鐘內(nèi)集中執(zhí)行讀操作，等等。需要說明的是，上述讀數(shù)據(jù)重排序模塊和讀寫均衡模塊實施例中可依據(jù)DDR2 SDRAM的不同型號、時間參數(shù)的配置采用動態(tài)調(diào)整的實現(xiàn)方式，從而利用較少的資源大大提
7高了 DDR SDRAM的帶寬利用率。上述方案易實現(xiàn)，且有效地提供了 DDR SDRAM的讀寫速率。本發(fā)明還提供了一種提高雙倍數(shù)據(jù)速率(DDR)同步隨機存儲器(SDRAM)讀寫速 率的裝置，該裝置包括接收緩存模塊和讀調(diào)序模塊，其中接收緩存模塊，用于接收對應(yīng)數(shù) 據(jù)包讀請求的讀地址，將所述讀地址按存儲體(bank)號緩存在對應(yīng)的第一先進先出隊列 (FIFO)中；讀調(diào)序模塊，用于從所述第一 FIFO中的一個第一 FIFO首次讀出一個讀地址后， 如該第一 FIFO中的下一個讀地址與首次讀出的該讀地址屬于同行地址，則繼續(xù)讀該第一 FIFO,否則，按輪詢的方式讀下一第一 FIFO。該提高DDR SDRAM讀寫速率的裝置還可以包括有限狀態(tài)機(FSM)和仲裁器，該 FSM，用于在自己的FIFO中緩存的同bank換行地址的數(shù)據(jù)量達到預(yù)定值時，向所述仲裁器 發(fā)射反壓信號，使所述仲裁器停止從該bank對應(yīng)的第一 FIFO中讀地址。該提高DDR SDRAM讀寫速率的裝置還可以包括讀數(shù)據(jù)重排序模塊，對返回的數(shù)據(jù) 進行重排序，并返回給用戶。該提高DDR SDRAM讀寫速率的裝置還可以包括接收分配模塊，其用于在所述讀調(diào) 序模塊從所述第一 FIFO中的一個第一 FIFO首次讀出一個讀地址之前，接收數(shù)據(jù)包的寫請 求，按bank輪詢的方式為所述數(shù)據(jù)包分配寫地址。該提高DDR SDRAM讀寫速率的裝置可以有效提高讀寫速率。以上所述僅以DDR2 SDRAM為例作為優(yōu)選實施例說明而已，并不用于限制本發(fā)明， 對于本領(lǐng)域的技術(shù)人員來說，本發(fā)明所述裝置可以適用于DDR SDRAM的各代產(chǎn)品讀寫帶寬 的提高，如DDR/DDR2/DDR3 SDRAM。凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替 換、改進等，均應(yīng)包含在本發(fā)明的保護范圍之內(nèi)。
權(quán)利要求
1.一種提高雙倍數(shù)據(jù)速率(DDR)同步隨機存儲器(SDRAM)讀寫速率的方法，該方法包括接收對應(yīng)數(shù)據(jù)包讀請求的讀地址，將所述讀地址按存儲體(bank)號緩存在對應(yīng)的第一 先進先出隊列(FIFO)中；從所述第一 FIFO中的一個第一 FIFO首次讀出一個讀地址后，如該第一 FIFO中的下一 個讀地址與首次讀出的該讀地址屬于同行地址，則繼續(xù)讀該第一 FIFO，否則，按輪詢的方式 讀下一第一 FIFO。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，從一個第一FIFO首次讀出一個讀地址后， 如從該第一 FIFO連續(xù)讀出讀地址，按以下方式處理從該第一 FIFO每次讀出一個讀地址后，如該第一 FIFO的下一個讀地址與本次讀出的 讀地址屬于同行地址，則繼續(xù)讀該第一 FIFO，否則，按輪詢的方式讀下一第一 FIFO ；或者從該第一 FIFO每次讀出一個讀地址后，如該第一 FIFO的下一個讀地址與本次讀出的 讀地址屬于同行地址，且從該第一 FIFO連續(xù)讀出讀地址的累計時間不超過設(shè)定的累計時 間門限，則繼續(xù)讀該第一 FIFO，否則，按輪詢的方式讀下一第一 FIFO ；或者從該第一 FIFO每次讀出一個讀地址后，如該第一 FIFO的下一個讀地址與本次讀出的 讀地址屬于同行地址，且從該第一 FIFO連續(xù)讀出讀地址的個數(shù)不超過設(shè)定的個數(shù)門限，則 繼續(xù)讀該第一 FIFO，否則，按輪詢的方式讀下一第一 FIFO。
3.根據(jù)權(quán)利要求2所述的方法，其特征在于所述累計時間門限為DDR SDRAM的行關(guān)閉時間的0. 5^2倍。
4.根據(jù)權(quán)利要求1或2或3所述的方法，其特征在于，還包括當有限狀態(tài)機的FIFO中緩存的同bank換行地址的數(shù)據(jù)量達到預(yù)定值時，給仲裁器發(fā) 送反壓信號，使仲裁器停止從該bank對應(yīng)的第一 FIFO中讀出讀地址。
5.根據(jù)權(quán)利要求4所述的方法，其特征在于 在讀第一 FIFO之后，所述方法還包括 按順序記錄讀出的每個讀地址的bank標識；將返回的第N個讀數(shù)據(jù)寫入該讀數(shù)據(jù)所屬讀地址對應(yīng)的bank標識的第二 FIFO中；按用戶讀出讀地址的順序緩存記錄每個讀地址的bank標識；根據(jù)緩存的讀地址的bank標識將對應(yīng)的第二 FIFO中的數(shù)據(jù)返回給用戶。
6.根據(jù)權(quán)利要求1所述的方法，其特征在于在從所述第一 FIFO中的一個第一 FIFO首次讀出一個讀地址之前，所述方法還包括 接收數(shù)據(jù)包的寫請求，按bank輪詢的方式為所述數(shù)據(jù)包分配寫地址。
7.根據(jù)權(quán)利要求6所述的方法，其特征在于在為所述數(shù)據(jù)包分配寫地址之前，所述方法還包括 通過鏈表管理所述DDR SDRAM的邏輯地址。
8.一種提高雙倍數(shù)據(jù)速率(DDR)同步隨機存儲器(SDRAM)讀寫速率的裝置，該裝置包括接收緩存模塊，用于接收對應(yīng)數(shù)據(jù)包讀請求的讀地址，將所述讀地址按存儲體(bank) 號緩存在對應(yīng)的第一先進先出隊列(FIFO)中；讀調(diào)序模塊，用于從所述第一 FIFO中的一個第一 FIFO首次讀出一個讀地址后，如該第一 FIFO中的下一個讀地址與首次讀出的該讀地址屬于同行地址，則繼續(xù)讀該第一 FIFO，否 則，按輪詢的方式讀下一第一 FIFO。
9.根據(jù)權(quán)利要求8所述的裝置，其特征在于所述裝置還包括有限狀態(tài)機(FSM)和仲裁器，該FSM，用于在自己的FIFO中緩存的同 bank換行地址的數(shù)據(jù)量達到預(yù)定值時，向所述仲裁器發(fā)射反壓信號，使所述仲裁器停止從 該bank對應(yīng)的第一 FIFO中讀地址。
10.根據(jù)權(quán)利要求8或9所述的裝置，其特征在于所述裝置還包括接收分配模塊，用于在所述讀調(diào)序模塊從所述第一 FIFO中的一個第一 FIFO首次讀出 一個讀地址之前，接收數(shù)據(jù)包的寫請求，按bank輪詢的方式為所述數(shù)據(jù)包分配寫地址。
全文摘要
本發(fā)明提供了一種提高DDRSDRAM讀寫速率的方法及裝置，該方法包括接收對應(yīng)數(shù)據(jù)包讀請求的讀地址，將所述讀地址按存儲體(bank)號緩存在對應(yīng)的第一先進先出隊列(FIFO)中；從所述第一FIFO中的一個第一FIFO首次讀出一個讀地址后，如該第一FIFO中的下一個讀地址與首次讀出的該讀地址屬于同行地址，則繼續(xù)讀該第一FIFO，否則，按輪詢的方式讀下一第一FIFO。上述提高DDRSDRAM讀寫速率的方法及裝置，降低了實現(xiàn)難度，提高了現(xiàn)場可編程門陣列(FPGA)項目的可實現(xiàn)性和調(diào)整力度，利用有限的資源大大提高了DDRSDRAM的讀寫效率。
文檔編號G06F12/08GK102103548SQ20111004229
公開日2011年6月22日 申請日期2011年2月22日 優(yōu)先權(quán)日2011年2月22日
發(fā)明者黃蘇 申請人:中興通訊股份有限公司