專利名稱：一種基于fpga的3*3均值濾波算法的實現(xiàn)方法
技術(shù)領(lǐng)域：
本發(fā)明可應(yīng)用于空間域圖像增強領(lǐng)域，涉及ー種基于FPGA的3*3均值濾波的快速算法及設(shè)計技木，具體涉及ー種基于FPGA的3*3均值濾波算法的實現(xiàn)方法。
背景技術(shù)：
圖像增強的主要目的是處理圖像，使其比原始圖像更適合于特定應(yīng)用，也就是說研究圖像增強技術(shù)是面向具體問題的，不存在通用的圖像增強方法。例如，一種很適合增強X射線圖像的方法，不一定是增強由空間探測器發(fā)回的火星圖像的最好方法。由于其廣泛的應(yīng)用，圖像增強本身就是圖像處理中最具有吸引力的領(lǐng)域之一。圖像增強的方法分為兩大類空間域方法和頻域方法。“空間域”ー詞是指圖像平面自身，這類方法是以對圖像的像素直接處理為基礎(chǔ)的?！邦l域”處理技術(shù)是以修改圖像的傅氏變換為基礎(chǔ)的。
平滑線性空間濾波器的輸出響應(yīng)是包含在濾波掩模鄰域內(nèi)像素的簡單平均值，也稱為均值濾波器。由于其直觀的概念和簡單的處理，一直在圖像增強領(lǐng)域中占有重要的地位。并且對于圖像平均處理的ー個重要應(yīng)用是在天文學(xué)領(lǐng)域，在天文學(xué)中經(jīng)常用極低亮度水平成像，經(jīng)常導(dǎo)致傳感器噪聲混入單幅圖像，從而實際上使圖像在分析時無法使用?，F(xiàn)場可編程門陣列(FPGA)是在專用集成電路(ASIC)的基礎(chǔ)上發(fā)展起來的ー種可動態(tài)編程的器件，與其他中小規(guī)模集成電路相比，其優(yōu)點主要在于它有很強的靈活性，即其內(nèi)部的具體邏輯功能可以根據(jù)需要配置，對電路的修改和維護(hù)很方便，設(shè)計周期短，可重構(gòu)，擴展性好等，特別適用于流水線方式的數(shù)據(jù)處理?？紤]到當(dāng)前對常用的3*3濾波窗ロ的數(shù)學(xué)模型進(jìn)行處理，基本上都采用軟件進(jìn)行處理，不能保證對接收圖像實時性的處理要求，即使是ー些快速的運算處理器，對于除法的運算操作也是比較復(fù)雜和費時的，那么利用FPGA實現(xiàn)除9的實時均值濾波就有很重要的意義。

發(fā)明內(nèi)容
本發(fā)明的目的在于，為克服目前常用的3*3濾波算法采用現(xiàn)有的數(shù)學(xué)模型進(jìn)行處理，不能保證對接收圖像實時性的處理要求，即使是ー些快速的運算處理器，對于除法的運算操作也是比較復(fù)雜和費時的，從而提供一種基于FPGA的3*3均值濾波算法的實現(xiàn)方法。為達(dá)到上述目的，本發(fā)明提供一種基于FPGA的3*3均值濾波算法的實現(xiàn)方法，該方法采用FPGA模塊實現(xiàn)8bit灰度圖像的3*3濾波窗ロ的均值濾波，所述的方法包含如下步驟I)在第一個采樣周期，計算9個輸入數(shù)據(jù)之和；2)在第二個采樣周期將9個輸入數(shù)據(jù)之和右移3位得到Si ;將9個輸入數(shù)據(jù)之和右移6位得到s2 ;取9個輸入數(shù)據(jù)之和的低3位sum[2:0]乘以9得到9m ;取sum右移6位乘以8得到8s2 ;取sum的低6位得到n ；3)在第三個采樣周期,設(shè)定余數(shù)部分的分子為loss = 9m+8s2-n = 9m+8 (9s3+k) _n=(9m+8k-n)+72s3,其中余數(shù)部分包含s3和所有的余數(shù),計算loss的值；4)在第四個采樣周期，判斷s2的大小，若由上個周期得到的s2 < 9,那么s3將為0,則商為average = sl_s2,余數(shù)部分的分ナ為 really_loss = loss ；若9 < s2 < 18,那么s3將為I,則商為average = sl_s2+l,余數(shù)的分子為really_loss =丄oss—72 ；若18彡s2 < 27，那么s3將為2，則商為average = sl_s2+2，余數(shù)的分子為
really_loss =丄oss—144；若s2彡27,那么s3將為3,則商為average = sl_s2+3,余數(shù)的分子為really_丄oss =丄oss_216 ；5)在第五個采樣周期,判斷上個周期得到really_loss,若really_loss大于71,則最后模塊的均值輸出為需加余數(shù)I ;否則均值的余數(shù)為零；得到該模塊的準(zhǔn)確輸出。所述的FPGA模塊包含如下子模塊數(shù)據(jù)輸入子模塊，接受并行輸入的9個數(shù)據(jù)，在時鐘上升沿，把9個數(shù)據(jù)讀進(jìn)來；數(shù)據(jù)處理子模塊，該子模塊用于完成對輸入的9個數(shù)據(jù)進(jìn)行處理，得到均值；該子模塊進(jìn)一歩包含求和単元，用于計算并行輸入9個數(shù)據(jù)的和；移位單元對得到的和進(jìn)行右移3位得到Si，右移6位得到s2 ；乘法單元將輸入數(shù)據(jù)之和的低3位sum[2:0]乘以9得到9m，再s2乘以8得到8s2 ；第一設(shè)定單元，用于根據(jù)所述求和単元、移位単元和乘法單元得到的數(shù)據(jù)設(shè)定余數(shù)分子；第一判斷単元，用于判斷移位模塊得到的s2的取值范圍，得到4個判決結(jié)果；第二設(shè)定單元用于根據(jù)判斷単元得到的4個判決結(jié)果分別設(shè)定不同的商，并相應(yīng)更新所述余數(shù)分子；第二判斷単元，用于判斷更新的余數(shù)分子與71的關(guān)系，得到兩個判斷結(jié)果；第三設(shè)定單元，用于根絕第二判斷単元的結(jié)果設(shè)定兩個不同的均值作為輸出均值；輸出子模塊，輸出第三設(shè)定單元得到的均值。本發(fā)明的優(yōu)點在于，本發(fā)明提供的一種基于FPGA的3*3均值濾波算法及設(shè)計技術(shù)，該算法結(jié)合FPGA的并行結(jié)構(gòu)和適合流水線設(shè)計的結(jié)構(gòu)特點，構(gòu)建圖像均值濾波實時處理模塊，因此能夠快速的實現(xiàn)對Sbit灰度圖像的3*3濾波窗ロ的均值濾波；且利用該算法設(shè)計的模塊具有穩(wěn)定的運算周期，從而能夠進(jìn)行流水線操作，在達(dá)到實時處理效果的同時不降低圖像平滑的質(zhì)量。


圖I為本發(fā)明的基于FPGA的3*3均值濾波算法實現(xiàn)方法的步驟流程圖。
具體實施方式
下面結(jié)合附圖和實施例對本發(fā)明進(jìn)行進(jìn)ー步說明。一、算法原理對于該算法的具體推導(dǎo)過程如下先假設(shè)該3*3濾波窗ロ內(nèi)的數(shù)據(jù)如下，數(shù)據(jù)寬度為8位
權(quán)利要求
1.一種基于FPGA的3*3均值濾波算法的實現(xiàn)方法，該方法采用FPGA模塊實現(xiàn)8bit灰度圖像的3*3濾波窗ロ的均值濾波，所述的方法包含如下步驟 1)在第一個采樣周期，計算9個輸入數(shù)據(jù)之和； 2)在第二個采樣周期將9個輸入數(shù)據(jù)之和右移3位得到Si;將9個輸入數(shù)據(jù)之和右移6位得到s2 ;取9個輸入數(shù)據(jù)之和的低3位乘以9得到9m ;取9個輸入數(shù)據(jù)之和右移6位乘以8得到8s2 ;取9個輸入數(shù)據(jù)之和的低6位得到n ； 3)在第三個采樣周期,設(shè)定余數(shù)部分的分子為loss= 9m+8s2-n = 9m+8 (9s3+k) -n =(9m+8k-n)+72s3,其中余數(shù)部分包含s3和所有的余數(shù),計算loss的值； 4)在第四個采樣周期，判斷s2的大小， 若由第二個周期得到的s2的值小于9，那么由第三周期得到的s3將為0，則商為average = sl_s2,余數(shù)部分的分子為 really_loss = loss ； 若s2取值滿足9彡s2 < 18，那么s3將為1，則商為average = sl_s2+l，余數(shù)的分子為really_loss = loss-72 ； 若s2取值滿足18 < s2 < 27，那么s3將為2，則商為average = sl_s2+2，余數(shù)的分子為really」oss = loss-144 ； 若s2取值滿足s2彡27，那么s3將為3，則商為average = sl_s2+3，余數(shù)的分子為really_loss =丄oss—216 ； 5)在第五個采樣周期，判斷上個周期得到really_loss,若really_loss大于71,則最后模塊的均值輸出為上個周期得到的商與I的和；否則輸出均值為上個周期得到的商的值。
2.根據(jù)權(quán)利要求I所述的基于FPGA的3*3均值濾波算法的實現(xiàn)方法，其特征在于，所述的FPGA模塊包含如下子模塊 數(shù)據(jù)輸入子模塊，接受并行輸入的9個數(shù)據(jù)，在時鐘上升沿，把9個數(shù)據(jù)讀進(jìn)來； 數(shù)據(jù)處理子模塊，該子模塊用于完成對輸入的9個數(shù)據(jù)進(jìn)行處理，得到均值； 該子模塊進(jìn)一歩包含 求和単元，用于計算并行輸入9個數(shù)據(jù)的和； 移位單元對得到的和進(jìn)行右移3位得到Si，右移6位得到s2 ； 乘法單元將輸入數(shù)據(jù)之和的低3位sum[2:0]乘以9得到9m，再s2乘以8得到8s2 ； 第一設(shè)定單元，用于根據(jù)所述求和単元、移位単元和乘法單元得到的數(shù)據(jù)設(shè)定余數(shù)分子; 第一判斷単元，用于判斷移位模塊得到的s2的取值范圍，得到4個判決結(jié)果； 第二設(shè)定單元用于根據(jù)判斷単元得到的4個判決結(jié)果分別設(shè)定不同的商，并相應(yīng)更新所述余數(shù)分子； 第二判斷単元，用于判斷更新的余數(shù)分子與71的關(guān)系，得到兩個判斷結(jié)果； 第三設(shè)定單元，用于根據(jù)第二判斷単元的結(jié)果設(shè)定兩個不同的均值作為輸出均值； 輸出子模塊，輸出第三設(shè)定單元得到的均值。
3.根據(jù)權(quán)利要求I或2所述的基于FPGA的3*3均值濾波算法的實現(xiàn)方法，其特征在于，所述的時鐘為采樣周期，該采樣周期可調(diào)。
全文摘要
本發(fā)明提供一種基于FPGA的3*3均值濾波算法的實現(xiàn)方法，該方法采用FPGA模塊實現(xiàn)8bit灰度圖像的3*3濾波窗口的均值濾波，所述的方法包含如下步驟第一個采樣周期，計算9個輸入數(shù)據(jù)之和；第二個采樣周期將9個輸入數(shù)據(jù)之和右移3位得到s1；將9個輸入數(shù)據(jù)之和右移6位得到s2；取9個輸入數(shù)據(jù)之和的低3位sum[2:0]乘以9得到9m；取sum右移6位乘以8得到8s2；取sum的低6位得到n；第三個采樣周期，設(shè)定余數(shù)部分的分子計算loss的值；第四個采樣周期，判斷s2的大小，確定余數(shù)部分的分子；第五個采樣周期，判斷上個周期得到really_loss，若really_loss大于71，則均值輸出為需加余數(shù)1；否則均值的余數(shù)為零。利用該算法能夠進(jìn)行流水線操作，在達(dá)到實時處理效果的同時并不降低圖像平滑的質(zhì)量。
文檔編號G06T5/00GK102651121SQ201110044808
公開日2012年8月29日 申請日期2011年2月23日 優(yōu)先權(quán)日2011年2月23日
發(fā)明者杜利利 申請人:中國科學(xué)院聲學(xué)研究所