專利名稱：數(shù)據(jù)讀寫系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種計(jì)算機(jī)領(lǐng)域，特別涉及一種數(shù)據(jù)讀寫系統(tǒng)。
背景技術(shù)：
DDR4 SDRAM是下一代同步動(dòng)態(tài)隨機(jī)內(nèi)存存儲(chǔ)器技術(shù)，相對(duì)于以前的SDRAM技術(shù)，DDR4有了革命性的變化。新一代DDR4SDRAM可以使用硅穿孔(TSV)技術(shù)和多層制造工藝，可以有4stack或者8statck，大幅度提高了內(nèi)存芯片的容量。DDR4工作在1600MHz至3200MHz頻率范圍，也可擴(kuò)展至2133MHz至4266MHz頻率范圍，其工作電壓更是降低到I. 05V至1.25V電壓范圍；而且，DDR4還增加了存儲(chǔ)體(bank)的數(shù)量，改進(jìn)了輸入輸出接口的電路。相對(duì)于DDR3SDRAM而言，DDR4具有內(nèi)存容量大、工作頻率高、工作電壓低、功耗小等諸多優(yōu)點(diǎn)。由于DDR4內(nèi)存芯片工作頻率高，數(shù)據(jù)的讀寫操作的錯(cuò)誤率將大幅提高，因此，如何將數(shù)據(jù)讀出或?qū)懭隓DR4X4型內(nèi)存芯片，已經(jīng)成為本領(lǐng)域技術(shù)人員需要解決的問題。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種數(shù)據(jù)讀寫系統(tǒng)。為了達(dá)到上述目的及其他目的，本發(fā)明提供的數(shù)據(jù)輸出電路包括第一校驗(yàn)數(shù)據(jù)生成單元，用于根據(jù)待輸出的a*b個(gè)數(shù)據(jù)中的al*b個(gè)數(shù)據(jù)生成第一組校驗(yàn)數(shù)據(jù)，根據(jù)待輸出的a*b個(gè)數(shù)據(jù)中的剩余a2*b個(gè)數(shù)據(jù)生成第二組校驗(yàn)數(shù)據(jù)；第一數(shù)據(jù)處理單元，連接在所述第一校驗(yàn)數(shù)據(jù)生成單元輸出端，用于根據(jù)待輸出的a*b個(gè)數(shù)據(jù)中每a個(gè)數(shù)據(jù)來確定與該a個(gè)數(shù)據(jù)對(duì)應(yīng)的第一轉(zhuǎn)位控制數(shù)據(jù)，并確定來自所述第一校驗(yàn)數(shù)據(jù)生成單元的第一組校驗(yàn)數(shù)據(jù)與第二組校驗(yàn)數(shù)據(jù)構(gòu)成的數(shù)據(jù)中每a個(gè)數(shù)據(jù)對(duì)應(yīng)的第一轉(zhuǎn)位控制數(shù)據(jù)均為第二數(shù)值，并當(dāng)所確定的第一轉(zhuǎn)位控制數(shù)據(jù)為第一數(shù)值時(shí)，將該第一轉(zhuǎn)位控制數(shù)據(jù)對(duì)應(yīng)的a個(gè)待輸出的數(shù)據(jù)取反后再輸出，否則直接將該a個(gè)待輸出的數(shù)據(jù)輸出，并輸出與每a個(gè)數(shù)據(jù)對(duì)應(yīng)的第一轉(zhuǎn)位控制數(shù)據(jù)；第一數(shù)據(jù)輸出單元，連接第一數(shù)據(jù)處理單元的輸出端，設(shè)有第一數(shù)據(jù)總線及第一數(shù)據(jù)轉(zhuǎn)位控制線，用于輸出來自所述第一數(shù)據(jù)處理單元的a*b個(gè)數(shù)據(jù)第一組校驗(yàn)數(shù)據(jù)、第二組校驗(yàn)數(shù)據(jù)以及第一轉(zhuǎn)位控制數(shù)據(jù)、其中，每一次由所述第一數(shù)據(jù)總線輸出a個(gè)數(shù)據(jù)的同時(shí)，通過第一數(shù)據(jù)轉(zhuǎn)位控制線輸出該a個(gè)數(shù)據(jù)對(duì)應(yīng)的第一轉(zhuǎn)位控制數(shù)據(jù)。本發(fā)明提供的將數(shù)據(jù)寫入內(nèi)存芯片的寫入電路包括第一數(shù)據(jù)采集單元，設(shè)有第二數(shù)據(jù)總線與第二數(shù)據(jù)轉(zhuǎn)位控制線，用于每一次由第二數(shù)據(jù)總線采集a個(gè)數(shù)據(jù)，以累計(jì)采集a*b個(gè)數(shù)據(jù)、第一組校驗(yàn)數(shù)據(jù)以及第二組校驗(yàn)數(shù)據(jù)，并由第二數(shù)據(jù)轉(zhuǎn)位控制線采集每a個(gè)數(shù)據(jù)對(duì)應(yīng)的第二轉(zhuǎn)位控制數(shù)據(jù)；第一數(shù)據(jù)還原單元，連接所述數(shù)據(jù)采集單元的輸出端，用于當(dāng)來自數(shù)據(jù)采集單元的第二轉(zhuǎn)位控制數(shù)據(jù)為第一數(shù)值時(shí)將與該轉(zhuǎn)位控制數(shù)據(jù)對(duì)應(yīng)的a個(gè)數(shù)據(jù)取反后輸出，否則直接將該a個(gè)數(shù)據(jù)輸出；
寫入單元，連接所述數(shù)據(jù)還原單元的輸出端，用于將來自所述數(shù)據(jù)還原單元的a*b個(gè)數(shù)據(jù)中的al*b個(gè)數(shù)據(jù)及第一組校驗(yàn)數(shù)據(jù)通過第三數(shù)據(jù)總線寫入一個(gè)內(nèi)存芯片，將來自所述數(shù)據(jù)還原單元的a*b個(gè)數(shù)據(jù)中的a2*b個(gè)數(shù)據(jù)及第二組校驗(yàn)數(shù)據(jù)通過第三數(shù)據(jù)總線寫入另一個(gè)內(nèi)存芯片。本發(fā)明提供的將數(shù)據(jù)讀出內(nèi)存芯片的讀取電路包括數(shù)據(jù)讀取單元，設(shè)有連接兩個(gè)內(nèi)存芯片的第四數(shù)據(jù)總線，用于通過第四數(shù)據(jù)總線由一個(gè)內(nèi)存芯片讀取al*b個(gè)數(shù)據(jù)及第三組校驗(yàn)數(shù)據(jù)，由另一個(gè)內(nèi)存芯片讀取a2*b個(gè)數(shù)據(jù)及第四組校驗(yàn)數(shù)據(jù)；第二數(shù)據(jù)處理單元，連接數(shù)據(jù)讀取單元的輸出端，用于確定來自數(shù)據(jù)讀取單元的a*b個(gè)數(shù)據(jù)中每a個(gè)數(shù)據(jù)所對(duì)應(yīng)的第三轉(zhuǎn)位控制數(shù)據(jù)，并確定第三組校驗(yàn)數(shù)據(jù)與第四組校驗(yàn)數(shù)據(jù)構(gòu)成的數(shù)據(jù)中每a個(gè)數(shù)據(jù)對(duì)應(yīng)的第三轉(zhuǎn)位控制數(shù)據(jù)為第二數(shù)值，并當(dāng)所確定的第三轉(zhuǎn)位控制數(shù)據(jù)為第一數(shù)值時(shí)，將該個(gè)第三轉(zhuǎn)位控制數(shù)據(jù)對(duì)應(yīng)的a個(gè)數(shù)據(jù)取反后輸出，否則 直接將該a個(gè)數(shù)據(jù)輸出，并將每a個(gè)數(shù)據(jù)對(duì)應(yīng)的第三轉(zhuǎn)位控制數(shù)據(jù)輸出，其中，a = al+a2 ；第二數(shù)據(jù)輸出單元，連接第二數(shù)據(jù)處理單元輸出端，用于用于每一次通過第五數(shù)據(jù)總線輸出來自第二數(shù)據(jù)處理單元的a個(gè)數(shù)據(jù)，以累計(jì)輸出a*b個(gè)數(shù)據(jù)以及第三組校驗(yàn)數(shù)據(jù)與第四組校驗(yàn)數(shù)據(jù)，其中，每一次輸出a個(gè)數(shù)據(jù)時(shí)，通過第三數(shù)據(jù)轉(zhuǎn)位控制線輸出與該a個(gè)數(shù)據(jù)對(duì)應(yīng)的第三轉(zhuǎn)位控制數(shù)據(jù)。本發(fā)明提供的數(shù)據(jù)接收電路包括第二數(shù)據(jù)采集單元，設(shè)有第六數(shù)據(jù)總線及第四數(shù)據(jù)轉(zhuǎn)位控制線，用于每一次通過第六數(shù)據(jù)總線采集a個(gè)數(shù)據(jù)，以累計(jì)采集a*b個(gè)數(shù)據(jù)、第三組校驗(yàn)數(shù)據(jù)及第四組校驗(yàn)數(shù)據(jù)，并通過第四數(shù)據(jù)轉(zhuǎn)位控制線采集每a個(gè)數(shù)據(jù)對(duì)應(yīng)的第四轉(zhuǎn)位控制數(shù)據(jù)；第二數(shù)據(jù)還原單元，連接第二數(shù)據(jù)采集單元輸出端，用于當(dāng)?shù)谒霓D(zhuǎn)位控制數(shù)據(jù)為第一數(shù)值時(shí)，將該第四轉(zhuǎn)位控制數(shù)據(jù)對(duì)應(yīng)的a個(gè)數(shù)據(jù)取反后輸出，否則直接將該a個(gè)數(shù)據(jù)輸出；校驗(yàn)單元，連接所述第二數(shù)據(jù)還原單元輸出端，用于根據(jù)來自第二數(shù)據(jù)還原單元的第三組校驗(yàn)數(shù)據(jù)來校驗(yàn)來自第二數(shù)據(jù)還原單元的a*b個(gè)數(shù)據(jù)中al*b個(gè)數(shù)據(jù)是否出錯(cuò)，并根據(jù)來自第二數(shù)據(jù)還原單元的第四組校驗(yàn)數(shù)據(jù)來校驗(yàn)來自第二數(shù)據(jù)還原單元的a*b個(gè)數(shù)據(jù)中a2*b個(gè)數(shù)據(jù)是否出錯(cuò)，以校驗(yàn)來自第二數(shù)據(jù)還原單元的a*b個(gè)數(shù)據(jù)是否出錯(cuò)。本發(fā)明提供的內(nèi)存控制器包括前述數(shù)據(jù)輸出電路以及數(shù)據(jù)接收電路，其中，所述數(shù)據(jù)輸出電路的第一數(shù)據(jù)總線連接所述數(shù)據(jù)接收電路的第六數(shù)據(jù)總線，所述數(shù)據(jù)輸出電路的第一數(shù)據(jù)轉(zhuǎn)位控制線連接所述數(shù)據(jù)接收電路的第四數(shù)據(jù)轉(zhuǎn)位控制線；以及第一控制電路，設(shè)有第一控制信號(hào)總線，用于輸出包括讀寫控制指令在內(nèi)的控制信號(hào)以及控制所述數(shù)據(jù)輸出電路及數(shù)據(jù)接收電路。本發(fā)明提供的內(nèi)存緩沖器包括前述的寫入電路及讀取電路，其中，所述寫入電路包含的第二數(shù)據(jù)總線與所述讀取電路包含的第五數(shù)據(jù)總線相連接，所述寫入電路包含的第三數(shù)據(jù)總線與所述讀取電路包含的第四數(shù)據(jù)總線相連接，所述寫入電路包含的第二數(shù)據(jù)轉(zhuǎn)位控制線與所述讀取電路包含的第三數(shù)據(jù)轉(zhuǎn)位控制線相連接；以及第二控制電路，設(shè)有第二控制信號(hào)總線，用于根據(jù)接收的控制信號(hào)來控制所述寫入電路及讀取電路的讀寫操作。
本發(fā)明提供的內(nèi)存條包括前述的內(nèi)存緩沖器及至少兩個(gè)內(nèi)存芯片，其中，所述內(nèi)存緩沖器包括的第三數(shù)據(jù)總線與每一個(gè)內(nèi)存芯片連接。本發(fā)明提供的數(shù)據(jù)讀寫系統(tǒng)包括前述的內(nèi)存控制器及內(nèi)存條，其中，所述內(nèi)存條的第二數(shù)據(jù)總線連接所述內(nèi)存控制器的第一數(shù)據(jù)總線，所述內(nèi)存條的第二數(shù)據(jù)轉(zhuǎn)位控制線連接所述內(nèi)存控制器的第一數(shù)據(jù)轉(zhuǎn)位控制線，所述內(nèi)存條的第二控制信號(hào)總線連接所述內(nèi)存控制器的第一控制信號(hào)總線。綜上所述，本發(fā)明的數(shù)據(jù)讀寫系統(tǒng)在將數(shù)據(jù)讀或?qū)懭雰?nèi)存芯片，尤其是DDR4X4型內(nèi)存芯片時(shí)，能利用數(shù)據(jù)轉(zhuǎn)位控制線DBI來實(shí)現(xiàn)接口數(shù)據(jù)傳輸?shù)牡凸摹?br>

圖I為本發(fā)明一個(gè)優(yōu)選實(shí)施例的將數(shù)據(jù)寫入內(nèi)存芯片的數(shù)據(jù)讀寫系統(tǒng)示意圖；
圖2為本發(fā)明一個(gè)優(yōu)選實(shí)施例的將數(shù)據(jù)讀出內(nèi)存芯片的數(shù)據(jù)讀寫系統(tǒng)示意圖； 圖3為本發(fā)明的內(nèi)存控制器示意圖；圖4為本發(fā)明的內(nèi)存緩沖器示意圖；圖5為本發(fā)明的內(nèi)存條示意圖；圖6為本發(fā)明的數(shù)據(jù)讀寫系統(tǒng)示意圖。
具體實(shí)施例方式圖I示出了本發(fā)明一個(gè)優(yōu)選實(shí)施例的將數(shù)據(jù)寫入內(nèi)存芯片的數(shù)據(jù)讀寫系統(tǒng)示意圖。其中，所述數(shù)據(jù)讀寫系統(tǒng)包括數(shù)據(jù)輸出電路I與寫入電路2。所述數(shù)據(jù)輸出電路I包括校驗(yàn)數(shù)據(jù)生成單元11、第一數(shù)據(jù)處理單元12及第一數(shù)據(jù)輸出單元13 ;所述寫入電路2包括第一數(shù)據(jù)采集單元21、第一數(shù)據(jù)還原單元22及寫入單元23。所述校驗(yàn)數(shù)據(jù)生成單元11用于根據(jù)待輸出的a*b個(gè)數(shù)據(jù)中的al*b個(gè)數(shù)據(jù)生成第一組校驗(yàn)數(shù)據(jù)、根據(jù)待輸出的a*b個(gè)數(shù)據(jù)中的剩余a2*b個(gè)數(shù)據(jù)生成第二組校驗(yàn)數(shù)據(jù)。其中，所述校驗(yàn)數(shù)據(jù)生成單元11的電路結(jié)構(gòu)根據(jù)預(yù)先確定生成第一組校驗(yàn)數(shù)據(jù)與第二組校驗(yàn)數(shù)據(jù)所采用的生成方法來確定。例如，預(yù)先確定采用循環(huán)冗余校驗(yàn)法來生成兩組校驗(yàn)數(shù)據(jù)，則優(yōu)選地，所述校驗(yàn)數(shù)據(jù)生成單元11包括兩組生成循環(huán)冗余校驗(yàn)數(shù)據(jù)的生成電路。例如,待輸出的a*b = 8*8個(gè)數(shù)據(jù)如下表一所示表一
DO ~Dl~~ 2~\~D3 D4~ D5 ~ θΠ~D7~
D8 D9 DlO DU D12 D13 D14 D15D16 D17 D18 D19 D20 D21 D22 D23D24 D25 D26 D27 D28 D29 D30 D31D32 D33 D34 D35 D36 D37 D38 D39
權(quán)利要求
1.一種數(shù)據(jù)輸出電路，其特征在于包括 校驗(yàn)數(shù)據(jù)生成單元，用于根據(jù)待輸出的a*b個(gè)數(shù)據(jù)中的al*b個(gè)數(shù)據(jù)生成第一組校驗(yàn)數(shù)據(jù)，根據(jù)待輸出的a*b個(gè)數(shù)據(jù)中的剩余a2*b個(gè)數(shù)據(jù)生成第二組校驗(yàn)數(shù)據(jù)；第一數(shù)據(jù)處理單元，連接在所述校驗(yàn)數(shù)據(jù)生成單元輸出端，用于根據(jù)待輸出的a*b個(gè)數(shù)據(jù)中每a個(gè)數(shù)據(jù)來確定與該a個(gè)數(shù)據(jù)對(duì)應(yīng)的第一轉(zhuǎn)位控制數(shù)據(jù)，并確定來自所述校驗(yàn)數(shù)據(jù)生成單元的第一組校驗(yàn)數(shù)據(jù)與第二組校驗(yàn)數(shù)據(jù)構(gòu)成的數(shù)據(jù)中每a個(gè)數(shù)據(jù)對(duì)應(yīng)的第一轉(zhuǎn)位控制數(shù)據(jù)均為第二數(shù)值，并當(dāng)所確定的第一轉(zhuǎn)位控制數(shù)據(jù)為第一數(shù)值時(shí)，將該第一轉(zhuǎn)位控制數(shù)據(jù)對(duì)應(yīng)的a個(gè)待輸出的數(shù)據(jù)取反后再輸出，否則直接將該a個(gè)待輸出的數(shù)據(jù)輸出，并輸出與每a個(gè)數(shù)據(jù)對(duì)應(yīng)的第一轉(zhuǎn)位控制數(shù)據(jù)； 第一數(shù)據(jù)輸出單元，連接第一數(shù)據(jù)處理單元的輸出端，設(shè)有第一數(shù)據(jù)總線及第一數(shù)據(jù)轉(zhuǎn)位控制線，用于輸出來自所述第一數(shù)據(jù)處理單元的a*b個(gè)數(shù)據(jù)、第一組校驗(yàn)數(shù)據(jù)與第二組校驗(yàn)數(shù)據(jù)以及第一轉(zhuǎn)位控制數(shù)據(jù)，其中，每一次由所述第一數(shù)據(jù)總線輸出a個(gè)數(shù)據(jù)的同時(shí)，通過第一數(shù)據(jù)轉(zhuǎn)位控制線輸出該a個(gè)數(shù)據(jù)對(duì)應(yīng)的第一轉(zhuǎn)位控制數(shù)據(jù)。
2.如權(quán)利要求I所述的數(shù)據(jù)輸出電路，其特征在于所述校驗(yàn)數(shù)據(jù)生成單元包括兩組生成循環(huán)冗余校驗(yàn)數(shù)據(jù)的生成電路。
3.如權(quán)利要求I所述的數(shù)據(jù)輸出電路，其特征在于所述第一數(shù)據(jù)輸出單元包括第一子數(shù)據(jù)輸出單元，連接第一數(shù)據(jù)處理單元輸出端，設(shè)有第一數(shù)據(jù)總線及第一數(shù)據(jù)轉(zhuǎn)位控制線，用于通過第一數(shù)據(jù)總線輸出所生成的寫數(shù)據(jù)采集信號(hào)，還用于每一次由所述第一數(shù)據(jù)總線輸出來自第一數(shù)據(jù)處理單元的a個(gè)數(shù)據(jù)的同時(shí)，通過第一數(shù)據(jù)轉(zhuǎn)位控制線輸出該a個(gè)數(shù)據(jù)對(duì)應(yīng)的第一轉(zhuǎn)位控制數(shù)據(jù)，并在第b次輸出來自第一數(shù)據(jù)處理單元的 a個(gè)數(shù)據(jù)后，再輸出第一組校驗(yàn)數(shù)據(jù)與第二組校驗(yàn)數(shù)據(jù)。
4.一種將數(shù)據(jù)寫入內(nèi)存芯片的寫入電路，其特征在于包括 第一數(shù)據(jù)采集單元，設(shè)有第二數(shù)據(jù)總線與第二數(shù)據(jù)轉(zhuǎn)位控制線，用于每一次由第二數(shù)據(jù)總線采集a個(gè)數(shù)據(jù)，以累計(jì)采集a*b個(gè)數(shù)據(jù)、第一組校驗(yàn)數(shù)據(jù)以及第二組校驗(yàn)數(shù)據(jù)，并由第二數(shù)據(jù)轉(zhuǎn)位控制線采集每a個(gè)數(shù)據(jù)對(duì)應(yīng)的第二轉(zhuǎn)位控制數(shù)據(jù)； 第一數(shù)據(jù)還原單元，連接所述數(shù)據(jù)采集單元的輸出端，用于當(dāng)來自數(shù)據(jù)采集單元的第二轉(zhuǎn)位控制數(shù)據(jù)為第一數(shù)值時(shí)將與該轉(zhuǎn)位控制數(shù)據(jù)對(duì)應(yīng)的a個(gè)數(shù)據(jù)取反后輸出，否則直接將該a個(gè)數(shù)據(jù)輸出； 寫入單元，連接所述數(shù)據(jù)還原單元的輸出端，用于將來自所述數(shù)據(jù)還原單元的a*b個(gè)數(shù)據(jù)中的al*b個(gè)數(shù)據(jù)及第一組校驗(yàn)數(shù)據(jù)通過第三數(shù)據(jù)總線寫入一個(gè)內(nèi)存芯片，將來自所述數(shù)據(jù)還原單元的a*b個(gè)數(shù)據(jù)中的a2*b個(gè)數(shù)據(jù)及第二組校驗(yàn)數(shù)據(jù)通過第三數(shù)據(jù)總線寫入另一個(gè)內(nèi)存芯片。
5.如權(quán)利要求4所述的寫入電路，其特征在于所述第一數(shù)據(jù)采集單元包括時(shí)序校正電路，用于根據(jù)來自第二數(shù)據(jù)總線的寫數(shù)據(jù)采集信號(hào)校正時(shí)序以便正確采集來自第二數(shù)據(jù)總線的數(shù)據(jù)及來自第二數(shù)據(jù)轉(zhuǎn)位控制線的第二轉(zhuǎn)位控制數(shù)據(jù)。
6.如權(quán)利要求4所述的寫入電路，其特征在于所述第一數(shù)據(jù)采集單元包括第一子采集單元，設(shè)有第二數(shù)據(jù)總線與第二數(shù)據(jù)轉(zhuǎn)位控制線，用于每一次由第二數(shù)據(jù)總線采集a個(gè)數(shù)據(jù)、同時(shí)由第二數(shù)據(jù)轉(zhuǎn)位控制線采集與該a個(gè)數(shù)據(jù)對(duì)應(yīng)的第二轉(zhuǎn)位控制數(shù)據(jù)，且將第b次采集后再采集的數(shù)據(jù)作為第一組校驗(yàn)數(shù)據(jù)及第二組校驗(yàn)數(shù)據(jù)。
7.一種將數(shù)據(jù)讀出內(nèi)存芯片的讀取電路，其特征在于包括 數(shù)據(jù)讀取單元，設(shè)有連接兩個(gè)內(nèi)存芯片的第四數(shù)據(jù)總線，用于通過第四數(shù)據(jù)總線由一個(gè)內(nèi)存芯片讀取al*b個(gè)數(shù)據(jù)及第三組校驗(yàn)數(shù)據(jù)，由另一個(gè)內(nèi)存芯片讀取a2*b個(gè)數(shù)據(jù)及第四組校驗(yàn)數(shù)據(jù)； 第二數(shù)據(jù)處理單元，連接數(shù)據(jù)讀取單元的輸出端，用于確定來自數(shù)據(jù)讀取單元的a*b個(gè)數(shù)據(jù)中每a個(gè)數(shù)據(jù)所對(duì)應(yīng)的第三轉(zhuǎn)位控制數(shù)據(jù)，并確定第三組校驗(yàn)數(shù)據(jù)與第四組校驗(yàn)數(shù)據(jù)構(gòu)成的數(shù)據(jù)中每a個(gè)數(shù)據(jù)對(duì)應(yīng)的第三轉(zhuǎn)位控制數(shù)據(jù)為第二數(shù)值，并當(dāng)所確定的第三轉(zhuǎn)位控制數(shù)據(jù)為第一數(shù)值時(shí)，將該個(gè)第三轉(zhuǎn)位控制數(shù)據(jù)對(duì)應(yīng)的a個(gè)數(shù)據(jù)取反后輸出，否則直接將該a個(gè)數(shù)據(jù)輸出，并將每a個(gè)數(shù)據(jù)對(duì)應(yīng)的第三轉(zhuǎn)位控制數(shù)據(jù)輸出，其中，a = al+a2 ； 第二數(shù)據(jù)輸出單元，連接第二數(shù)據(jù)處理單元輸出端，用于每一次通過第五數(shù)據(jù)總線輸出來自第二數(shù)據(jù)處理單元的a個(gè)數(shù)據(jù)，以累計(jì)輸出a*b個(gè)數(shù)據(jù)以及第三組校驗(yàn)數(shù)據(jù)、第四組校驗(yàn)數(shù)據(jù)，其中，每一次輸出a個(gè)數(shù)據(jù)時(shí)，通過第三數(shù)據(jù)轉(zhuǎn)位控制線輸出與該a個(gè)數(shù)據(jù)對(duì)應(yīng)的第三轉(zhuǎn)位控制數(shù)據(jù)。
8.如權(quán)利要求7所述的讀取電路，其特征在于所述數(shù)據(jù)讀取單元包括時(shí)序校正電路，用于根據(jù)來自第四數(shù)據(jù)總線的讀數(shù)據(jù)采集信號(hào)來校正時(shí)序以便通過第四數(shù)據(jù)總線準(zhǔn)確讀取數(shù)據(jù)。
9.如權(quán)利要求7所述的讀取電路，其特征在于所述數(shù)據(jù)讀取單元包括子讀取單元，用于每一次通過第四數(shù)據(jù)總線由一個(gè)內(nèi)存芯片讀取al個(gè)數(shù)據(jù)、由另一個(gè)內(nèi)存芯片讀取a2個(gè)數(shù)據(jù)后輸出，其中，第b次讀取之后，再由一個(gè)內(nèi)存芯片讀取第三組校驗(yàn)數(shù)據(jù)、 由另一個(gè)內(nèi)存芯片讀取第四組校驗(yàn)數(shù)據(jù)。
10.一種數(shù)據(jù)接收電路，其特征在于包括 第二數(shù)據(jù)采集單元，設(shè)有第六數(shù)據(jù)總線及第四數(shù)據(jù)轉(zhuǎn)位控制線，用于每一次通過第六數(shù)據(jù)總線采集a個(gè)數(shù)據(jù)，以累計(jì)采集a*b個(gè)數(shù)據(jù)、第三組校驗(yàn)數(shù)據(jù)及第四組校驗(yàn)數(shù)據(jù)，并通過第四數(shù)據(jù)轉(zhuǎn)位控制線采集每a個(gè)數(shù)據(jù)對(duì)應(yīng)的第四轉(zhuǎn)位控制數(shù)據(jù)； 第二數(shù)據(jù)還原單元，連接第二數(shù)據(jù)采集單元輸出端，用于當(dāng)?shù)谒霓D(zhuǎn)位控制數(shù)據(jù)為第一數(shù)值時(shí)，將該第四轉(zhuǎn)位控制數(shù)據(jù)對(duì)應(yīng)的a個(gè)數(shù)據(jù)取反后輸出，否則直接將該a個(gè)數(shù)據(jù)輸出； 校驗(yàn)單元，連接所述第二數(shù)據(jù)還原單元輸出端，用于根據(jù)來自第二數(shù)據(jù)還原單元的第三組校驗(yàn)數(shù)據(jù)來校驗(yàn)來自第二數(shù)據(jù)還原單元的a*b個(gè)數(shù)據(jù)中al*b個(gè)數(shù)據(jù)是否出錯(cuò)，并根據(jù)來自第二數(shù)據(jù)還原單元的第四組校驗(yàn)數(shù)據(jù)來校驗(yàn)來自第二數(shù)據(jù)還原單元的a*b個(gè)數(shù)據(jù)中a2*b個(gè)數(shù)據(jù)是否出錯(cuò)，以校驗(yàn)來自第二數(shù)據(jù)還原單元的a*b個(gè)數(shù)據(jù)是否出錯(cuò)。
11.如權(quán)利要求10所述的數(shù)據(jù)接收電路，其特征在于所述第二數(shù)據(jù)采集單元包括時(shí)序校正電路，用于根據(jù)來自第六數(shù)據(jù)總線的讀數(shù)據(jù)采集信號(hào)來校正時(shí)序以便通過第六數(shù)據(jù)總線準(zhǔn)確采集數(shù)據(jù)。
12.如權(quán)利要求10所述的數(shù)據(jù)接收電路，其特征在于所述第二數(shù)據(jù)采集單元包括第二子采集單元，設(shè)有第六數(shù)據(jù)總線及第四數(shù)據(jù)轉(zhuǎn)位線，用于每一次由第六數(shù)據(jù)總線采集a個(gè)數(shù)據(jù)、同時(shí)由第二數(shù)據(jù)轉(zhuǎn)位控制線采集與該a個(gè)數(shù)據(jù)對(duì)應(yīng)的第二轉(zhuǎn)位控制數(shù)據(jù)，且將第b次采集后再由第六數(shù)據(jù)總線所采集的數(shù)據(jù)作為第三組校驗(yàn)數(shù)據(jù)與第四組校驗(yàn)數(shù)據(jù)。
13.如權(quán)利要求10所述的數(shù)據(jù)接收電路，其特征在于所述校驗(yàn)單元包括 待比較校驗(yàn)數(shù)據(jù)生成電路，連接所述第二數(shù)據(jù)還原單元輸出端，用于根據(jù)來自所述第二數(shù)據(jù)還原單元的a*b個(gè)數(shù)據(jù)中的al*b個(gè)數(shù)據(jù)來生成第一組待比較校驗(yàn)數(shù)據(jù)，根據(jù)來自所述第二數(shù)據(jù)還原單元的a*b個(gè)數(shù)據(jù)中剩余a2*b個(gè)數(shù)據(jù)來生成第二組待比較校驗(yàn)數(shù)據(jù)； 校驗(yàn)數(shù)據(jù)比較電路，連接待比較校驗(yàn)數(shù)據(jù)生成電路輸出端，用于將第一組待比較校驗(yàn)數(shù)據(jù)與來自數(shù)據(jù)還原單元的第三組校驗(yàn)數(shù)據(jù)進(jìn)行比較、將第二組待比較校驗(yàn)數(shù)據(jù)與來自數(shù)據(jù)還原單元的第四組校驗(yàn)數(shù)據(jù)進(jìn)行比較，以輸出來自數(shù)據(jù)還原單元的a*b個(gè)數(shù)據(jù)正確與否的校驗(yàn)結(jié)果。
14.如權(quán)利要求13所述的數(shù)據(jù)接收電路，其特征在于所述待比較校驗(yàn)數(shù)據(jù)生成電路包括生成循環(huán)冗余校驗(yàn)數(shù)據(jù)的生成電路。
15.一種內(nèi)存控制器，包括設(shè)有第一控制信號(hào)總線的第一控制電路，用于輸出包括讀寫控制指令在內(nèi)的控制信號(hào)，該內(nèi)存控制器的特征在于還包括 權(quán)利要求I至3中任一項(xiàng)所述的數(shù)據(jù)輸出電路以及權(quán)利要求10至14中任一項(xiàng)所述的數(shù)據(jù)接收電路，其中，所述數(shù)據(jù)輸出電路的第一數(shù)據(jù)總線連接所述數(shù)據(jù)接收電路的第六數(shù)據(jù)總線，所述數(shù)據(jù)輸出電路的第一數(shù)據(jù)轉(zhuǎn)位控制線連接所述數(shù)據(jù)接收電路的第四數(shù)據(jù)轉(zhuǎn)位控制線。
16.一種內(nèi)存緩沖器，包括設(shè)有第二控制信號(hào)總線的第二控制電路，該內(nèi)存緩沖器的特征在于包括 權(quán)利要求4至6中任一項(xiàng)所述的寫入電路及權(quán)利要求7至9中任一項(xiàng)所述的讀取電路，其中，所述寫入電路包含的第二數(shù)據(jù)總線與所述讀取電路包含的第五數(shù)據(jù)總線相連接，所述寫入電路包含的第三數(shù)據(jù)總線與所述讀取電路包含的第四數(shù)據(jù)總線相連接，所述寫入電路包含的第二數(shù)據(jù)轉(zhuǎn)位控制線與所述讀取電路包含的第三數(shù)據(jù)轉(zhuǎn)位控制線相連接，第二控制電路根據(jù)接收的控制信號(hào)來控制所述寫入電路及讀取電路的讀寫操作。
17.—種內(nèi)存條，其特征在于包括權(quán)利要求16所述的內(nèi)存緩沖器及至少兩個(gè)內(nèi)存芯片，其中，所述內(nèi)存緩沖器包括的第三數(shù)據(jù)總線與每一個(gè)內(nèi)存芯片連接。
18.如權(quán)利要求17所述的內(nèi)存條，其特征在于內(nèi)存芯片包括DDR4X4型內(nèi)存芯片。
19.一種數(shù)據(jù)讀寫系統(tǒng)，其特征在于包括權(quán)利要求15所述的內(nèi)存控制器及權(quán)利要求16或17所述的內(nèi)存條，其中，所述內(nèi)存條的第二數(shù)據(jù)總線連接所述內(nèi)存控制器的第一數(shù)據(jù)總線，所述內(nèi)存條的第二數(shù)據(jù)轉(zhuǎn)位控制線連接所述內(nèi)存控制器的第一數(shù)據(jù)轉(zhuǎn)位控制線，所述內(nèi)存條的第二控制信號(hào)總線連接所述內(nèi)存控制器的第一控制信號(hào)總線。
全文摘要
本發(fā)明提供一種數(shù)據(jù)讀寫系統(tǒng)。該數(shù)據(jù)讀寫系統(tǒng)包括內(nèi)存控制器與內(nèi)存條；所述內(nèi)存控制器包括第一控制電路、數(shù)據(jù)輸出電路與數(shù)據(jù)接收電路；所述內(nèi)存條包括內(nèi)存緩沖器及至少兩個(gè)內(nèi)存芯片；所述內(nèi)存緩沖器包括第二控制電路、寫入電路與讀取電路。本發(fā)明的優(yōu)點(diǎn)在于在將數(shù)據(jù)讀或?qū)懭雰?nèi)存芯片，尤其是DDR4X4型內(nèi)存芯片時(shí)，能利用數(shù)據(jù)轉(zhuǎn)位控制線DBI來實(shí)現(xiàn)接口數(shù)據(jù)傳輸?shù)牡凸摹?br> 文檔編號(hào)G06F13/16GK102880567SQ201110193328
公開日2013年1月16日 申請(qǐng)日期2011年7月11日 優(yōu)先權(quán)日2011年7月11日
發(fā)明者李海洋, 馬青江 申請(qǐng)人:瀾起科技(上海)有限公司