專利名稱：基于fpga的神經(jīng)解碼裝置和方法
技術(shù)領(lǐng)域：
本發(fā)明屬于植入式腦-機(jī)接口領(lǐng)域，具體涉及一種基于FPGA的神經(jīng)解碼裝置和方法。
背景技術(shù)：
過去的幾十年中，植入式腦-機(jī)接口的神經(jīng)解碼算法研究取得了引人注目的進(jìn)展。神經(jīng)解碼算法主要分為兩類線性解碼算法和非線性解碼算法。典型的線性解碼算法主要有群矢量算法、維納濾波算法和卡爾曼濾波器算法等；而非線性解碼算法主要有人工神經(jīng)網(wǎng)絡(luò)算法、無味卡爾曼濾波算法和粒子濾波算法等。這些算法在植入式腦-機(jī)接口實(shí)驗(yàn)中均取得了較好的解碼效果，而與之對應(yīng)的算法復(fù)雜度也相應(yīng)地提升了，復(fù)雜計(jì)算帶來的高計(jì)算量對腦-機(jī)接口設(shè)備的低功耗和便攜式實(shí)現(xiàn)帶來了困難。傳統(tǒng)的基于臺(tái)式計(jì)算機(jī)的神經(jīng)解碼算法不利于植入式腦-機(jī)接口的實(shí)時(shí)解析，而且導(dǎo)致植入式腦-機(jī)接口設(shè)備體積過于龐大。因此在保證神經(jīng)解碼工作準(zhǔn)確性的同時(shí)，又提出了實(shí)時(shí)計(jì)算的要求。理想的植入式腦-機(jī)接口是將神經(jīng)信號(hào)處理設(shè)備實(shí)現(xiàn)完全的植入化，那么就需要有相應(yīng)的硬件確保神經(jīng)解碼系統(tǒng)的實(shí)時(shí)計(jì)算，同時(shí)也需要實(shí)現(xiàn)設(shè)備低功耗和便攜式設(shè)計(jì)。近年來FPGA (Field Programmable Gate Array，基于現(xiàn)場可編程門陣列)技術(shù)取得了飛速發(fā)展，已經(jīng)從最初只能面向純邏輯替代的應(yīng)用轉(zhuǎn)變?yōu)槟軌蛎嫦驈?fù)雜的計(jì)算密集型應(yīng)用。最新推出的FPGA器件中，不僅集成有豐富的可配置邏輯塊資源(Configurable Logic Block，CLB)，還包括大量面向計(jì)算密集應(yīng)用的DSP單元、塊狀RAM (Block RAM,BRAM)和用于高速串行通信的RocketIO GTP收發(fā)器單元。同時(shí)為方便FPGA的調(diào)試，各FPGA廠商還推出了片內(nèi)邏輯分析測試工具(如Xilinx公司的Chipkope)，在軟硬件上保證了在FPGA上實(shí)現(xiàn)高性能計(jì)算的可行性。

發(fā)明內(nèi)容
本發(fā)明提供了一種高可靠性、高計(jì)算性能的基于FPGA的神經(jīng)信號(hào)解碼裝置。一種基于FPGA的神經(jīng)解碼裝置，包括數(shù)據(jù)接收器、解碼模型訓(xùn)練器、模型參數(shù)緩存器、解碼模型計(jì)算器和解碼結(jié)果輸出器；其中，所述的數(shù)據(jù)接收器，與所述的解碼模型訓(xùn)練器和解碼模型計(jì)算器連接，用于接收訓(xùn)練用神經(jīng)信號(hào)及其所對應(yīng)的運(yùn)動(dòng)狀態(tài)，并將其傳輸至所述的解碼模型訓(xùn)練器；還用于接收待解碼神經(jīng)信號(hào)，并將其傳輸至所述的解碼模型計(jì)算器；所述的解碼模型訓(xùn)練器，與所述的數(shù)據(jù)接收器和模型參數(shù)緩存器連接，用于將從所述的數(shù)據(jù)接收器接收的訓(xùn)練用神經(jīng)信號(hào)及其所對應(yīng)的運(yùn)動(dòng)狀態(tài)作為數(shù)據(jù)源進(jìn)行解碼模型的訓(xùn)練，計(jì)算得到解碼模型參數(shù)并傳輸至所述的模型參數(shù)緩存器；所述的模型參數(shù)緩存器，與所述的解碼模型訓(xùn)練器和解碼模型計(jì)算器連接，用于存放由所述的解碼模型訓(xùn)練器計(jì)算得到的解碼模型參數(shù)，并將其傳輸至所述的解碼模型計(jì)算器；所述的解碼模型計(jì)算器，與所述的數(shù)據(jù)接收器、模型參數(shù)緩存器和解碼結(jié)果輸出器連接，用于解碼模型的計(jì)算，根據(jù)從所述的數(shù)據(jù)接收器接收到的待解碼神經(jīng)信號(hào)和從所述的模型參數(shù)緩存器接收的解碼模型參數(shù)來計(jì)算獲得解碼結(jié)果，并將所述的解碼結(jié)果傳輸至所述的解碼結(jié)果輸出器；所述的解碼結(jié)果輸出器，與所述的解碼模型計(jì)算器連接，將從所述的解碼模型計(jì)算器獲得的解碼結(jié)果輸出。本發(fā)明裝置中，所述的數(shù)據(jù)接收器、解碼模型訓(xùn)練器、模型參數(shù)緩存器、解碼模型計(jì)算器和解碼結(jié)果輸出器集成在FPGA芯片上，各個(gè)組成部分的功能均采用FPGA中的特定功能塊來實(shí)現(xiàn)，以完成更高的神經(jīng)解碼效率。一種采用本發(fā)明裝置實(shí)現(xiàn)基于FPGA的神經(jīng)解碼方法，包括神經(jīng)信號(hào)數(shù)據(jù)接口控制步驟、解碼模型訓(xùn)練步驟、解碼模型計(jì)算步驟和解碼結(jié)果輸出步驟，其中，所述的神經(jīng)信號(hào)數(shù)據(jù)接口控制步驟為數(shù)據(jù)接收器判斷解碼模型訓(xùn)練器的數(shù)據(jù)接收狀態(tài)，若訓(xùn)練用神經(jīng)信號(hào)及其所對應(yīng)的運(yùn)動(dòng)狀態(tài)數(shù)據(jù)接收完畢，則停止接收訓(xùn)練用神經(jīng)信號(hào)及其所對應(yīng)的運(yùn)動(dòng)狀態(tài)數(shù)據(jù)，否則繼續(xù)接收訓(xùn)練用神經(jīng)信號(hào)及其所對應(yīng)的運(yùn)動(dòng)狀態(tài)數(shù)據(jù)送至解碼模型訓(xùn)練器；同時(shí)數(shù)據(jù)接收器判斷解碼模型訓(xùn)練器的訓(xùn)練完成狀態(tài)和解碼模型計(jì)算器的空閑狀態(tài)，若解碼模型訓(xùn)練器的狀態(tài)為訓(xùn)練完成且解碼模型計(jì)算器的狀態(tài)為空閑，則接收待解碼神經(jīng)信號(hào)數(shù)據(jù)送至解碼模型計(jì)算器，否則停止接收待解碼神經(jīng)信號(hào)數(shù)據(jù)；所述的解碼模型訓(xùn)練步驟為解碼模型訓(xùn)練器先判斷訓(xùn)練用神經(jīng)信號(hào)及其所對應(yīng)的運(yùn)動(dòng)狀態(tài)數(shù)據(jù)的接收狀態(tài)，若接收完畢則開始訓(xùn)練過程，否則繼續(xù)接收訓(xùn)練用神經(jīng)信號(hào)及其所對應(yīng)的運(yùn)動(dòng)狀態(tài)數(shù)據(jù)；訓(xùn)練過程是根據(jù)接收到的訓(xùn)練用神經(jīng)信號(hào)及其所對應(yīng)的運(yùn)動(dòng)狀態(tài)數(shù)據(jù)計(jì)算解碼模型參數(shù)，并將計(jì)算所得的解碼模型參數(shù)傳輸至模型參數(shù)緩存器；所述的解碼模型參數(shù)共有四個(gè)，可按照以下四個(gè)公式分別計(jì)算得到F = XlXl (X0XlY
(Z-I)H=ZXT (XXT)v=^-HX){Z~HX)T
L其中，F(xiàn)、W、H、V為四個(gè)解碼模型參數(shù)，用于解碼模型計(jì)算，Z= [zi; Z2,…，zj是訓(xùn)練用神經(jīng)信號(hào)集合，X0 = [X1, X2,…，Xl-J，X1 = [x2, X3,…，xL]和 χ = [X1, X2,…，xL] 是訓(xùn)練用神經(jīng)信號(hào)所對應(yīng)的運(yùn)動(dòng)狀態(tài)的三個(gè)訓(xùn)練集，L代表訓(xùn)練用神經(jīng)信號(hào)數(shù)據(jù)的長度。所述的解碼模型計(jì)算步驟為解碼模型計(jì)算器先判斷解碼模型訓(xùn)練器的訓(xùn)練完成狀態(tài)，若訓(xùn)練完成則開始解碼模型計(jì)算過程，否則繼續(xù)等待；所述的解碼模型計(jì)算過程是根據(jù)從所述的數(shù)據(jù)接收器接收到的待解碼神經(jīng)信號(hào)和從所述的模型參數(shù)緩存器接收的解碼模型參數(shù)來完成模型計(jì)算，獲得解碼結(jié)果；按照以下五個(gè)公式完成解碼模型計(jì)算
Xkjk^1 = Fxk^1 Ik^1PklH = FPHlHFkWKk = ^,^^,^+7)-1Xk|k = xk|k-!+Kk (Zk-HxkIk^1)Pklk= (I-KkH) Pk丨η其中，F(xiàn)、W、H、V為四個(gè)解碼模型參數(shù)，Xkllri是當(dāng)前時(shí)刻的先驗(yàn)狀態(tài)，χ·是前一時(shí)刻的運(yùn)動(dòng)狀態(tài)，PkIk-!是當(dāng)前時(shí)刻先驗(yàn)協(xié)方差矩陣，Pk-Hk-!是前一時(shí)刻的后驗(yàn)協(xié)方差矩陣， Kk為增益矩陣，Xklk是當(dāng)前時(shí)刻的后驗(yàn)狀態(tài)，即解碼結(jié)果，Pklk為當(dāng)前時(shí)刻的后驗(yàn)協(xié)方差矩陣，I是指單位矩陣，T是指矩陣的轉(zhuǎn)置運(yùn)算。根據(jù)以上公式可以完成當(dāng)前輸入待解碼神經(jīng)信號(hào)所對應(yīng)的運(yùn)動(dòng)狀態(tài)的解碼工作。所述的解碼結(jié)果輸出步驟為解碼結(jié)果輸出器判斷解碼模型計(jì)算器的計(jì)算完成狀態(tài)，若計(jì)算完成則輸出解碼結(jié)果，否則等待解碼結(jié)果。與現(xiàn)有技術(shù)相比，本發(fā)明具有以下有益的技術(shù)效果本發(fā)明裝置和方法可以實(shí)現(xiàn)數(shù)據(jù)的高速處理，提高神經(jīng)解碼的效率。對于一組神經(jīng)信號(hào)的解碼，采用通用計(jì)算機(jī)進(jìn)行處理，需要10447 μ s的處理時(shí)間；采用本發(fā)明裝置和方法進(jìn)行處理，只需要427. 35 μ s的處理時(shí)間。


圖1為本發(fā)明的基于FPGA的神經(jīng)解碼裝置的結(jié)構(gòu)示意圖；圖2為本發(fā)明的基于FPGA的神經(jīng)解碼方法中的數(shù)據(jù)流程圖。
具體實(shí)施例方式下面結(jié)合實(shí)施例和附圖來詳細(xì)說明本發(fā)明，但本發(fā)明并不僅限于此。如圖1所示，一種基于FPGA的神經(jīng)解碼裝置，包括數(shù)據(jù)接收器110、解碼模型訓(xùn)練器120、模型參數(shù)緩存器130、解碼模型計(jì)算器140和解碼結(jié)果輸出器150 ；其中，數(shù)據(jù)接收器110，與解碼模型訓(xùn)練器120和解碼模型計(jì)算器140連接，用于接收訓(xùn)練用神經(jīng)信號(hào)及其所對應(yīng)的運(yùn)動(dòng)狀態(tài)，并將其傳輸至解碼模型訓(xùn)練器120 ；還用于接收待解碼神經(jīng)信號(hào)，并將其傳輸至解碼模型計(jì)算器I40 ；解碼模型訓(xùn)練器120，與數(shù)據(jù)接收器110和模型參數(shù)緩存器130連接，用于將從數(shù)據(jù)接收器110接收的訓(xùn)練用神經(jīng)信號(hào)及其所對應(yīng)的運(yùn)動(dòng)狀態(tài)作為數(shù)據(jù)源進(jìn)行解碼模型的訓(xùn)練，計(jì)算得到解碼模型參數(shù)并傳輸至模型參數(shù)緩存器130 ；模型參數(shù)緩存器130，與解碼模型訓(xùn)練器120和解碼模型計(jì)算器140連接，用于存放由解碼模型訓(xùn)練器120計(jì)算得到的解碼模型參數(shù)，并將其傳輸至解碼模型計(jì)算器140 ；解碼模型計(jì)算器140，與數(shù)據(jù)接收器110、模型參數(shù)緩存器130和解碼結(jié)果輸出器 150連接，用于解碼模型的計(jì)算，根據(jù)從數(shù)據(jù)接收器110接收到的待解碼神經(jīng)信號(hào)和從模型參數(shù)緩存器130接收的解碼模型參數(shù)來計(jì)算獲得解碼結(jié)果，并將解碼結(jié)果傳輸至解碼結(jié)果輸出器150 ；解碼結(jié)果輸出器150，與解碼模型計(jì)算器140連接，將從解碼模型計(jì)算器140獲得的解碼結(jié)果輸出。
上述裝置中，數(shù)據(jù)接收器110、解碼模型訓(xùn)練器120、模型參數(shù)緩存器130、解碼模型計(jì)算器140和解碼結(jié)果輸出器150集成在FPGA芯片上，各個(gè)組成部分的功能均采用FPGA 中的特定功能塊來實(shí)現(xiàn)，以完成更高的神經(jīng)解碼效率。采用上述裝置實(shí)現(xiàn)基于FPGA的神經(jīng)解碼方法，包括神經(jīng)信號(hào)數(shù)據(jù)接口控制步驟、解碼模型訓(xùn)練步驟、解碼模型計(jì)算步驟和解碼結(jié)果輸出步驟，其中，神經(jīng)信號(hào)數(shù)據(jù)接口控制步驟為數(shù)據(jù)接收器110判斷解碼模型訓(xùn)練器120的數(shù)據(jù)接收狀態(tài)，若訓(xùn)練用神經(jīng)信號(hào)及其所對應(yīng)的運(yùn)動(dòng)狀態(tài)數(shù)據(jù)接收完畢，則停止接收訓(xùn)練用神經(jīng)信號(hào)及其所對應(yīng)的運(yùn)動(dòng)狀態(tài)數(shù)據(jù)，否則繼續(xù)接收訓(xùn)練用神經(jīng)信號(hào)及其所對應(yīng)的運(yùn)動(dòng)狀態(tài)數(shù)據(jù)送至解碼模型訓(xùn)練器120 ；同時(shí)數(shù)據(jù)接收器110判斷解碼模型訓(xùn)練器120的訓(xùn)練完成狀態(tài)和解碼模型計(jì)算器140的空閑狀態(tài)，若解碼模型訓(xùn)練器120的狀態(tài)為訓(xùn)練完成且解碼模型計(jì)算器140的狀態(tài)為空閑，則接收待解碼神經(jīng)信號(hào)數(shù)據(jù)送至解碼模型計(jì)算器140，否則停止接收待解碼神經(jīng)信號(hào)數(shù)據(jù)；解碼模型訓(xùn)練步驟為解碼模型訓(xùn)練器120先判斷訓(xùn)練用神經(jīng)信號(hào)及其所對應(yīng)的運(yùn)動(dòng)狀態(tài)數(shù)據(jù)的接收狀態(tài)，若接收完畢則開始訓(xùn)練過程，否則繼續(xù)接收訓(xùn)練用神經(jīng)信號(hào)及其所對應(yīng)的運(yùn)動(dòng)狀態(tài)數(shù)據(jù)；訓(xùn)練過程是根據(jù)接收到的訓(xùn)練用神經(jīng)信號(hào)及其所對應(yīng)的運(yùn)動(dòng)狀態(tài)數(shù)據(jù)計(jì)算解碼模型參數(shù)，并將計(jì)算所得的解碼模型參數(shù)傳輸至模型參數(shù)緩存器130 ；上述的解碼模型參數(shù)為F、W、H、V，可按照以下四個(gè)公式計(jì)算得到
權(quán)利要求
1.一種基于FPGA的神經(jīng)解碼裝置，包括數(shù)據(jù)接收器、解碼模型訓(xùn)練器、模型參數(shù)緩存器、解碼模型計(jì)算器和解碼結(jié)果輸出器；其中，所述的數(shù)據(jù)接收器，與所述的解碼模型訓(xùn)練器和解碼模型計(jì)算器連接，用于接收訓(xùn)練用神經(jīng)信號(hào)及其對應(yīng)的運(yùn)動(dòng)狀態(tài)，并將其傳輸至所述的解碼模型訓(xùn)練器；還用于接收待解碼神經(jīng)信號(hào)，并將其傳輸至所述的解碼模型計(jì)算器；所述的解碼模型訓(xùn)練器，與所述的數(shù)據(jù)接收器和模型參數(shù)緩存器連接，用于將從所述的數(shù)據(jù)接收器接收的訓(xùn)練用神經(jīng)信號(hào)及其對應(yīng)的運(yùn)動(dòng)狀態(tài)作為數(shù)據(jù)源進(jìn)行解碼模型的訓(xùn)練，計(jì)算得到解碼模型參數(shù)并傳輸至所述的模型參數(shù)緩存器；所述的模型參數(shù)緩存器，與所述的解碼模型訓(xùn)練器和解碼模型計(jì)算器連接，用于存放由所述的解碼模型訓(xùn)練器計(jì)算得到的解碼模型參數(shù)，并將其傳輸至所述的解碼模型計(jì)算器；所述的解碼模型計(jì)算器，與所述的數(shù)據(jù)接收器、模型參數(shù)緩存器和解碼結(jié)果輸出器連接，用于解碼模型的計(jì)算，根據(jù)從所述的數(shù)據(jù)接收器接收到的待解碼神經(jīng)信號(hào)和從所述的模型參數(shù)緩存器接收的解碼模型參數(shù)來計(jì)算獲得解碼結(jié)果，并將所述的解碼結(jié)果傳輸至所述的解碼結(jié)果輸出器；所述的解碼結(jié)果輸出器，與所述的解碼模型計(jì)算器連接，將從所述的解碼模型計(jì)算器獲得的解碼結(jié)果輸出。
2.采用如權(quán)利要求1所述的神經(jīng)解碼裝置實(shí)現(xiàn)基于FPGA的神經(jīng)解碼方法，包括神經(jīng)信號(hào)數(shù)據(jù)接口控制步驟、解碼模型訓(xùn)練步驟、解碼模型計(jì)算步驟和解碼結(jié)果輸出步驟，其中，所述的神經(jīng)信號(hào)數(shù)據(jù)接口控制步驟為數(shù)據(jù)接收器判斷解碼模型訓(xùn)練器的數(shù)據(jù)接收狀態(tài)，若訓(xùn)練用神經(jīng)信號(hào)及其所對應(yīng)的運(yùn)動(dòng)狀態(tài)數(shù)據(jù)接收完畢，則停止接收，否則繼續(xù)接收訓(xùn)練用神經(jīng)信號(hào)及其所對應(yīng)的運(yùn)動(dòng)狀態(tài)數(shù)據(jù)送至解碼模型訓(xùn)練器；同時(shí)數(shù)據(jù)接收器判斷解碼模型訓(xùn)練器的訓(xùn)練完成狀態(tài)和解碼模型計(jì)算器的空閑狀態(tài)，若解碼模型訓(xùn)練器的狀態(tài)為訓(xùn)練完成且解碼模型計(jì)算器的狀態(tài)為空閑，則接收待解碼神經(jīng)信號(hào)數(shù)據(jù)送至解碼模型計(jì)算器，否則停止接收；所述的解碼模型訓(xùn)練步驟為解碼模型訓(xùn)練器先判斷訓(xùn)練用神經(jīng)信號(hào)及其所對應(yīng)的運(yùn)動(dòng)狀態(tài)數(shù)據(jù)的接收狀態(tài)，若接收完畢則開始訓(xùn)練過程，否則繼續(xù)接收；訓(xùn)練過程是根據(jù)接收到的訓(xùn)練用神經(jīng)信號(hào)及其所對應(yīng)的運(yùn)動(dòng)狀態(tài)數(shù)據(jù)計(jì)算解碼模型參數(shù)，并將計(jì)算所得的解碼模型參數(shù)傳輸至模型參數(shù)緩存器；所述的解碼模型計(jì)算步驟為解碼模型計(jì)算器先判斷解碼模型訓(xùn)練器的訓(xùn)練完成狀態(tài)，若訓(xùn)練完成則開始解碼模型計(jì)算過程，否則繼續(xù)等待；所述的解碼模型計(jì)算過程是根據(jù)從所述的數(shù)據(jù)接收器接收到的待解碼神經(jīng)信號(hào)和從所述的模型參數(shù)緩存器接收的解碼模型參數(shù)來完成解碼模型計(jì)算，獲得解碼結(jié)果；所述的解碼結(jié)果輸出步驟為解碼結(jié)果輸出器判斷解碼模型計(jì)算器的計(jì)算完成狀態(tài)， 若計(jì)算完成則輸出解碼結(jié)果，否則等待解碼結(jié)果。
3.如權(quán)利要求2所述的神經(jīng)解碼方法，其特征在于，所述的解碼模型參數(shù)按照以下四個(gè)公式計(jì)算得到
4.如權(quán)利要求2所述的神經(jīng)解碼方法，其特征在于，所述的解碼模型計(jì)算按照以下五個(gè)公式進(jìn)行
全文摘要
本發(fā)明公開了一種基于FPGA的神經(jīng)解碼裝置和方法。該裝置包括數(shù)據(jù)接收器、解碼模型訓(xùn)練器、模型參數(shù)緩存器、解碼模型計(jì)算器和解碼結(jié)果輸出器。該方法包括神經(jīng)信號(hào)數(shù)據(jù)接口控制步驟、解碼模型訓(xùn)練步驟、解碼模型計(jì)算步驟和解碼結(jié)果輸出步驟。本發(fā)明通過基于FPGA的并行處理計(jì)算模式提高了信號(hào)的處理速度，提高了系統(tǒng)的神經(jīng)解碼效率。
文檔編號(hào)G06F3/01GK102426661SQ20111022968
公開日2012年4月25日 申請日期2011年8月11日 優(yōu)先權(quán)日2011年8月11日
發(fā)明者周凡, 祝曉平, 陳耀武 申請人:浙江大學(xué)