專利名稱：與處理器無關(guān)的循環(huán)條目高速緩沖存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明標(biāo)的物一般來說涉及電子器件，且更特定來說涉及微控制器，包括嵌入式非易失性存儲器(NVM)控制器。
背景技術(shù)：
微控制器通常包括處理器及一個(gè)或一個(gè)以上類型的存儲器，例如易失性及非易失性存儲器(NVM)。舉例來說，微控制器可具有靜態(tài)隨機(jī)存取存儲器(SRAM)裝置及快閃存儲器裝置兩者。處理器可比快閃存儲器更快速地存取SRAM，但由于SRAM昂貴，通常SRAM較小且不能夠存儲整個(gè)軟件代碼。因此，在一些微控制器中，例如，在不首先將指令從快閃存儲器拷貝到SRAM的情況下，處理器可執(zhí)行直接從快閃存儲器讀取的指令。在其中處理器直接從嵌入式NVM取指令的微控制器中，可通過預(yù)取指令來改善性能。舉例來說，在使用寬存儲器數(shù)據(jù)總線存取NVM的情況下，可使用根據(jù)存儲器數(shù)據(jù)總線寬度定大小的一對預(yù)取緩沖器來減少等待狀態(tài)的平均數(shù)目。預(yù)取尤其在處理器正在執(zhí)行順序代碼時(shí)改善性能。

發(fā)明內(nèi)容
一種存儲器控制器經(jīng)配置以從處理器接收讀取請求且從存儲器返回存儲器字。所述存儲器控制器包含地址比較器及循環(huán)條目高速緩沖存儲器。所述地址比較器經(jīng)配置以確定先前讀取請求地址與當(dāng)前讀取請求地址之間的差。所述地址比較器還經(jīng)配置以確定所述差是否為正且小于某一地址差，且如果如此的話，那么指示有限反向跳轉(zhuǎn)。所述循環(huán)條目高速緩沖存儲器經(jīng)配置以在所述地址比較器指示有限反向跳轉(zhuǎn)時(shí)存儲所述當(dāng)前讀取請求地址的當(dāng)前存儲器字。


圖1是具有嵌入式快閃存儲器的實(shí)例性微控制器的框圖，所述嵌入式快閃存儲器是經(jīng)由快閃存儲器控制器從微處理器核心被存取。圖2是實(shí)例性存儲器控制器的示意圖。圖3是圖解說明實(shí)例性微處理器循環(huán)主體指令的圖表。圖4是用于將存儲器字存儲于循環(huán)條目高速緩沖存儲器中的實(shí)例性過程的流程圖。
具體實(shí)施例方式系統(tǒng)總述圖1是具有嵌入式快閃存儲器107的實(shí)例性微控制器100的框圖，嵌入式快閃存儲器107是經(jīng)由快閃存儲器控制器105從微處理器核心101被存取。微控制器100包括經(jīng)配置以存取芯片上存儲器103、107及其它外圍裝置104、105的微處理器101。微控制器100由一組端子140供電。端子140包括(舉例來說)一系列物理接入端子(PAD)以給微控制器100供電，所述系列物理接入端子中的一些用于提供電壓源VDD，一些用于提供接地GND。在一些實(shí)施方案中，微控制器的組件使用系統(tǒng)總線120交換數(shù)據(jù)，系統(tǒng)總線120可包括從外圍裝置104、105向微處理器101攜載數(shù)據(jù)的讀取數(shù)據(jù)總線、從微處理器101向外圍裝置104、105攜載數(shù)據(jù)的寫入數(shù)據(jù)總線及攜載控制信號以指示系統(tǒng)總線120上的傳送方向的地址總線。由于系統(tǒng)總線120的地址總線由外圍裝置104、105共享，因此可使用地址解碼器102來解碼所述地址總線上所攜載的值以便一次選擇一個(gè)外圍裝置。地址解碼器102 連接到地址總線(系統(tǒng)總線120的部分)且可提供選擇信號121、122、123。這些選擇信號可由存儲器103及外圍裝置104、105讀取以計(jì)及系統(tǒng)總線120上所攜載的值。當(dāng)所述地址總線的地址值匹配為芯片上存儲器103分配的地址范圍時(shí)，可選擇芯片上存儲器103(例如，信號123為活動的)。當(dāng)所述地址總線的地址值匹配為嵌入式快閃存儲器控制器105分配的地址范圍時(shí)，可選擇嵌入式快閃存儲器控制器105 (例如，信號121 為活動的)。在一些實(shí)施方案中，在地址解碼器102中硬接線地址范圍。響應(yīng)于經(jīng)選擇，選定存儲器103或者外圍裝置104或105將對應(yīng)數(shù)據(jù)提供到系統(tǒng)總線120上，所述對應(yīng)數(shù)據(jù)由微處理器101讀取且根據(jù)應(yīng)用軟件被處理。在一些實(shí)施方案中，微處理器101經(jīng)由中斷信號125檢測數(shù)據(jù)的可用性。當(dāng)經(jīng)設(shè)定時(shí)，中斷信號125觸發(fā)中斷控制器104。接著，中斷控制器104直接將所述事件用信號通知給微處理器101的專用引腳。當(dāng)微處理器101由中斷信號125觸發(fā)時(shí)，其內(nèi)部狀態(tài)機(jī)中斷對當(dāng)前任務(wù)的處理且借助系統(tǒng)總線120對中斷控制器104執(zhí)行讀取存取以獲得中斷源(外圍裝置)。嵌入式快閃存儲器107存儲(舉例來說)應(yīng)用軟件作為用于微處理器101的可執(zhí)行指令。芯片上存儲器103(例如，SRAM)存儲在微處理器101執(zhí)行所述應(yīng)用軟件期間使用的中間變量的值。微處理器101使用系統(tǒng)總線120取所述應(yīng)用軟件。微處理器101可(1)首先將所述應(yīng)用軟件的指令從快閃存儲器107拷貝到芯片上存儲器103中且接著從芯片上存儲器103取所述指令，或( 從快閃存儲器107取所述指令。在第一種情況下，由于芯片上存儲器103的速度，存取時(shí)間通常較短?？傮w系統(tǒng)的性能通常較高。然而，芯片上存儲器103經(jīng)定大小以存儲軟件加中間變量的值，此可增加微控制器100的成本。在第二種情況下，芯片上存儲器103的大小可較小，因?yàn)槠浯鎯χ虚g變量的值而不存儲應(yīng)用軟件。此可降低微控制器100的成本。一般來說，由于快閃存儲器107的速度， 第二種情況下的存取時(shí)間較長，使得微控制器100的性能較低。微處理器101經(jīng)由快閃存儲器控制器105存取快閃存儲器107?？扉W存儲器控制器105將來自系統(tǒng)總線120的讀取請求翻譯成快閃存儲器107所使用的協(xié)議。為在直接從快閃存儲器107取指令時(shí)改善微控制器100的性能，嵌入式快閃存儲器讀取數(shù)據(jù)總線106比系統(tǒng)總線120寬。舉例來說，在一些實(shí)施方案中，系統(tǒng)總線為32位寬且存儲器數(shù)據(jù)總線為1 位寬?？扉W存儲器控制器105執(zhí)行預(yù)取。預(yù)取包括提前讀取恰好位于上一經(jīng)存取數(shù)據(jù)之后的數(shù)據(jù)，即使此尚未被請求。將提前讀取的數(shù)據(jù)置于高速緩沖存儲器(例如，高速存儲器，例如寄存器)中。當(dāng)實(shí)際上需要所述指令時(shí)，可從所述高速緩沖存儲器快速地存取所述指令。當(dāng)微處理器101從快閃存儲器107取指令時(shí)，其發(fā)出地址及指示正在執(zhí)行指令讀取的一個(gè)或一個(gè)以上控制信號。存儲器控制器105接著通常從所請求指令的快閃地址開始執(zhí)行預(yù)取。當(dāng)順序地取下一指令時(shí)，預(yù)取改善性能。在一些實(shí)施方案中，存儲器控制器105 識別循環(huán)條目指令且高速緩沖存儲所述循環(huán)條目指令。下文進(jìn)一步參照圖2到圖4論述識別及高速緩沖存儲循環(huán)條目指令。盡管圖1描繪具有快閃存儲器107的微控制器100，但其它類型的存儲器是可行的。舉例來說，可使用其它類型的NVM。一般來說，存儲器經(jīng)配置以使得存儲器的讀取存取時(shí)間大于微處理器取指令循環(huán)時(shí)間，且使得存儲器控制器可比其可將數(shù)據(jù)發(fā)送到處理器更快地存取存儲器(例如，使用較寬總線)。在這些配置中，預(yù)取可改善微控制器速度。所揭示的實(shí)施方案提供優(yōu)于常規(guī)微控制器的經(jīng)改善性能?？赏ㄟ^使處理器直接從 NVM取指令來降低微控制器成本。盡管通過高速緩沖存儲循環(huán)條目指令可能產(chǎn)生來自NVM 的低響應(yīng)時(shí)間，但仍可改善微控制器性能。實(shí)例性存儲器控制器圖2是實(shí)例性存儲器控制器220的示意圖?？墒褂么鎯ζ骺刂破?20 (舉例來說) 作為圖1的快閃存儲器控制器105。當(dāng)存儲器控制器220在系統(tǒng)地址總線上從微處理器接收到系統(tǒng)讀取請求時(shí)，存儲器控制器220使用存儲器地址總線及所述系統(tǒng)讀取請求所給出的地址來從存儲器讀取字。 存儲器控制器220接著通過在所述系統(tǒng)讀取請求所給出的所述地址之后的下一順序地址處取下一字來從存儲器預(yù)取所述字。所述所預(yù)取的下一字存儲于高速緩沖存儲器中。所述高速緩沖存儲器包含(舉例來說)一對預(yù)取緩沖器201。又可使用所述預(yù)取緩沖器201，使得一個(gè)預(yù)取緩沖器201可供用于被寫入新字，而一個(gè)預(yù)取緩沖器201正存儲所預(yù)期讀取請求的字。當(dāng)微處理器正順序地從存儲器取指令時(shí)，預(yù)取緩沖器有助于最小化微處理器的等待狀態(tài)的數(shù)目。在一些情況下，其中存儲器帶寬充足，根本不等待微處理器，直到間斷在指令序列中出現(xiàn)。地址比較器202檢測有限地址范圍的反向跳轉(zhuǎn)。此種反向跳轉(zhuǎn)指示循環(huán)條目指令。循環(huán)條目指令是在微處理器一直重復(fù)直到到達(dá)結(jié)束條件的指令循環(huán)的開始處的指令。 地址比較器202(舉例來說)使用二進(jìn)制輸出信號指示有限范圍的反向跳轉(zhuǎn)。存儲器控制器220高速緩沖存儲循環(huán)條目高速緩沖存儲器(例如，一對分支緩沖器20 中的循環(huán)條目指令。存儲器控制器220嘗試僅將循環(huán)條目指令高速緩沖存儲到所述循環(huán)條目高速緩沖存儲器中。舉例來說，當(dāng)微處理器正在執(zhí)行指令時(shí)，(舉例來說)由于評估條件、函數(shù)調(diào)用、中斷調(diào)用或循環(huán)迭代，各種序列間斷可出現(xiàn)。高速緩沖存儲導(dǎo)致那些間斷的指令可不改善性能，因此存儲器控制器220嘗試區(qū)分循環(huán)條目指令。存儲器控制器220嘗試使用地址比較器202來檢測循環(huán)條目指令；然而，地址比較器202可在一些情況下指示并非為循環(huán)條目指令的指令的有限范圍內(nèi)的反向跳轉(zhuǎn)。存儲器控制器220可使用額外信息來區(qū)分循環(huán)條目指令。舉例來說，存儲器控制器220可從微處理器接收指示讀取請求是針對指令還是針對其它數(shù)據(jù)的請求的系統(tǒng)讀取類型信號。如果所述請求是針對其它數(shù)據(jù)，那么存儲器控制器220確定不將所述數(shù)據(jù)高速緩沖存儲于循環(huán)條目高速緩沖存儲器中，因?yàn)槠洳⒎菫檠h(huán)條目指令。實(shí)例性循環(huán)指令圖3是圖解說明實(shí)例性微處理器循環(huán)主體指令的圖表。在圖3中，標(biāo)記為LO到Ln的框表示微處理器的指令。將指令群組存儲為存儲器字。展示所述存儲器字在垂直虛線之間。以從MbO到Mpl的存儲器地址來標(biāo)記所述存儲器字。出于說明的目的，圖3圖解說明其中LO為循環(huán)條目指令且Ln為所述循環(huán)中的最后指令的實(shí)例性情景。在執(zhí)行所述指令時(shí)，微處理器請求存儲器字MbO到Mpl且執(zhí)行指令 LO到Ln。在執(zhí)行Ln之后，微處理器再次請求MbO，使得其可開始再次執(zhí)行LO處的指令。當(dāng)存儲器控制器檢測到從Ln到LO的反向跳轉(zhuǎn)時(shí)，所述存儲器控制器將存儲器字 MbO及Mbl存儲于循環(huán)條目高速緩沖存儲器(例如，圖2中所示的所述對分支緩沖器203) 中。在將那些存儲器字高速緩沖存儲于所述循環(huán)條目高速緩沖存儲器中之后，組合所述存儲器控制器中經(jīng)由循環(huán)主體的常規(guī)順序預(yù)取機(jī)制與對所述循環(huán)條目高速緩沖存儲器(分支緩沖器20 的快速讀取存取，可在微處理器處沒有等待狀態(tài)或等待狀態(tài)最少的情況下迭代整個(gè)循環(huán)。為識別循環(huán)條目(例如，L0)，由圖2的地址減法器204從先前存取存儲器地址減去微處理器當(dāng)前存取存儲器地址。在一些實(shí)施方案中，如果當(dāng)前及先前存取兩者均被辨識為取指令，那么存儲器控制器僅將存儲器字存儲于循環(huán)條目高速緩沖存儲器中。舉例來說， 微處理器可提供讀取類型指示符信號以識別其正在請求指令還是其它數(shù)據(jù)。如果所述減法的結(jié)果為正但小于固定地址范圍(Max_BaCkward_Jump)，那么存儲器控制器確定已采取短反向分支。在一些實(shí)施方案中，循環(huán)條目高速緩沖存儲器針對多個(gè)循環(huán)條目存儲存儲器字 (或存儲器字對)。舉例來說，可針對經(jīng)確定含有循環(huán)條目指令的存儲器字陣列創(chuàng)建寄存器堆。高速緩沖存儲存儲器字對(圖3中的MbO，即含有循環(huán)條目指令的存儲器字，及 Mbl，即下一順序存儲器字)而非僅高速緩沖存儲含有循環(huán)條目指令的存儲器字(圖3中的 MbO)可在重新進(jìn)入所述循環(huán)時(shí)減少微處理器所需要的等待狀態(tài)的數(shù)目。所述循環(huán)的第一指令LO可位于從目標(biāo)存儲器字MbO的開始到結(jié)束的任何地方。如果由于循環(huán)條目指令LO在分支目標(biāo)存儲器字MbO內(nèi)部的位置較晚，存儲器存取時(shí)間比微處理器從循環(huán)條目指令(圖3 中的L0)到位于下一存儲器字內(nèi)部的第一指令(圖3中的L2)取指令的時(shí)間長，那么微處理器將等待，直到第二存儲器字Mbl可用。確定有限范圍內(nèi)的反向跳轉(zhuǎn)指示循環(huán)條目依賴于三個(gè)假設(shè)(1)正向跳轉(zhuǎn)(即使是短的正向跳轉(zhuǎn))并非是到循環(huán)條目的跳轉(zhuǎn)，但更可能是由于在測試結(jié)果評估或者函數(shù)調(diào)用或中斷調(diào)用或者其它之后即刻執(zhí)行的條件代碼所致的跳轉(zhuǎn)；( 短循環(huán)展示高速緩沖存儲其條目更有益(如果循環(huán)主體指令長度由幾百個(gè)指令組成，那么通常將不會通過減少讀取第一循環(huán)指令所需要的等待狀態(tài)的數(shù)目而經(jīng)歷顯著改善)；(3)長反向跳轉(zhuǎn)更可能不對應(yīng)于短循環(huán)條目，但對應(yīng)于函數(shù)調(diào)用或中斷調(diào)用或者其它序列間斷，至少在像C語言或甚至來自平常匯編代碼的良好結(jié)構(gòu)化的高級語言中是這樣的。在一些實(shí)施方案中，存儲器控制器包括多于單對存儲器字大小的寄存器，以便高
7速緩沖存儲嵌套循環(huán)的其它外循環(huán)條目。如果從循環(huán)主體內(nèi)部調(diào)用函數(shù)，那么這些額外對還可高速緩沖存儲函數(shù)調(diào)用作為側(cè)效果，此可改善性能。過程總述圖4是用于將存儲器字存儲于循環(huán)條目高速緩沖存儲器中的實(shí)例性過程400的流程圖。所述過程由存儲器控制器(例如，圖2的存儲器控制器220)執(zhí)行。存儲器控制器從處理器接收讀取請求(步驟40 。所述讀取請求指定存儲器(例如，快閃存儲器裝置)中所存儲的存儲器字的存儲器地址。存儲器控制器確定所請求存儲器字是否在循環(huán)條目高速緩沖存儲器中(步驟420)。一般來說，存儲器控制器將所述讀取請求的所述存儲器地址與所述循環(huán)條目高速緩沖存儲器中所存儲的存儲器字的存儲器地址進(jìn)行比較。在一些實(shí)施方案中，所述循環(huán)條目高速緩沖存儲器中所存儲的所述存儲器字的所述存儲器地址也存儲于所述循環(huán)條目高速緩沖存儲器中。如果所請求字在所述循環(huán)條目高速緩沖存儲器中，那么存儲器控制器不從所述存儲器讀取所請求存儲器字(步驟 422)。而是，存儲器控制器針對所請求存儲器字存取所述循環(huán)條目高速緩沖存儲器。存儲器控制器確定先前從處理器接收的讀取請求所指定的地址與當(dāng)前讀取請求 (在步驟402中接收的讀取請求)所指定的地址之間的差(步驟404)。所述先前接收的讀取請求存儲于(舉例來說)寄存器中。存儲器控制器確定所述差是否為正且小于某一差(步驟406)。如果所述差為負(fù)或大于所述某一差，那么存儲器控制器不將所請求存儲器字存儲于循環(huán)條目高速緩沖存儲器中(步驟410)。如果所述差為正且小于所述某一差，那么可將所請求存儲器視為含有循環(huán)條目指令。在一些實(shí)施方案中，存儲器控制器從所述存儲器取所請求存儲器字，且在確定所述差為正且小于所述某一差之后將所述存儲器字存儲于循環(huán)條目高速緩沖存儲器中。在一些其它實(shí)施方案中，存儲器控制器從處理器接收讀取類型指示符，其指示當(dāng)前地址對應(yīng)于數(shù)據(jù)讀取還是指令讀取。存儲器控制器確定所述讀取類型指示符是否對應(yīng)于數(shù)據(jù)讀取(步驟408)，且如果如此的話那么不將所請求存儲器字存儲于循環(huán)條目高速緩沖存儲器中(步驟410)。如果存儲器控制器確定所述讀取類型指示符對應(yīng)于指令讀取，那么存儲器控制器取所請求存儲器字且將所述存儲器字存儲于循環(huán)條目高速緩沖存儲器中 (步驟412)。在一些實(shí)施方案中，存儲器控制器取順序地跟在所請求存儲器字之后的下一存儲器字且將所述下一存儲器字存儲于所述循環(huán)條目高速緩沖存儲器中(步驟418)。在一些實(shí)施方案中，存儲器控制器首先確定是否存儲所述下一存儲器字(步驟414)。存儲器控制器通過確定當(dāng)前存儲器字內(nèi)的目標(biāo)指令是否在當(dāng)前存儲器字內(nèi)的某一位置之后來確定是否存儲所述下一存儲器字。如果所述目標(biāo)指令在所述某一位置之后，那么存儲器控制器確定存儲所述下一存儲器字(步驟418)。如果所述目標(biāo)指令不在所述某一位置之后，那么存儲器控制器確定不存儲所述下一存儲器字(步驟416)。雖然本文件含有許多具體實(shí)施細(xì)節(jié)，但這些實(shí)施細(xì)節(jié)不應(yīng)被視為限制可主張的范圍，而是視為對特定實(shí)施例可能特有的特征的說明。在此說明書中在單獨(dú)實(shí)施例的背景中描述的某些特征也可以組合形式實(shí)施于單個(gè)實(shí)施例中。相反，在單個(gè)實(shí)施例的背景中描述的各種特征也可分開地或以任何適合子組合形式實(shí)施于多個(gè)實(shí)施例中。此外，盡管上文可將特征描述為以某些組合形式起作用且甚至最初主張如此，但來自所主張組合的一個(gè)或一個(gè)以上特征在一些情況下可從所述組合去除，且所述所主張組合可針對子組合或子組合的變化形式。
權(quán)利要求
1.一種包含存儲器控制器的系統(tǒng)，其中所述存儲器控制器經(jīng)配置以從處理器接收讀取請求且從存儲器返回存儲器字，且其中所述存儲器控制器包含地址比較器，其經(jīng)配置以確定先前讀取請求地址與當(dāng)前讀取請求地址之間的差，并確定所述差是否為正且小于某一地址差，且如果如此的話，那么指示有限反向跳轉(zhuǎn)；及循環(huán)條目高速緩沖存儲器，其經(jīng)配置以在所述地址比較器指示有限反向跳轉(zhuǎn)時(shí)存儲所述當(dāng)前讀取請求地址的當(dāng)前存儲器字。
2.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中所述存儲器控制器經(jīng)配置以從所述處理器接收新讀取請求地址，確定所述新讀取請求地址匹配所述當(dāng)前讀取請求地址，且從所述循環(huán)條目高速緩沖存儲器讀取所述當(dāng)前存儲器字且將所述當(dāng)前存儲器字返回到所述處理器。
3.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中所述存儲器控制器經(jīng)配置以從所述處理器接收指示所述當(dāng)前讀取請求地址對應(yīng)于數(shù)據(jù)讀取還是指令讀取的讀取類型指示符，且其中所述循環(huán)條目高速緩沖存儲器經(jīng)配置以在所述讀取類型指示符指示所述當(dāng)前讀取請求地址對應(yīng)于數(shù)據(jù)讀取的情況下不存儲所述當(dāng)前存儲器字。
4.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中所述循環(huán)條目高速緩沖存儲器進(jìn)一步經(jīng)配置以存儲順序地跟在所述當(dāng)前讀取請求地址之后的下一存儲器地址的下一存儲器字。
5.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中所述存儲器控制器經(jīng)配置以確定所述當(dāng)前存儲器字內(nèi)的目標(biāo)指令是否在所述當(dāng)前存儲器字內(nèi)的某一位置之后，且如果所述目標(biāo)指令在所述某一位置之后，那么將順序地跟在所述當(dāng)前請求地址之后的下一存儲器地址的下一存儲器字存儲于所述循環(huán)條目高速緩沖存儲器中，且如果所述目標(biāo)指令不在所述某一位置之后， 那么不將所述下一存儲器字存儲于所述循環(huán)條目高速緩沖存儲器中。
6.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中所述循環(huán)條目高速緩沖存儲器經(jīng)配置以存儲多個(gè)循環(huán)條目存儲器字，每一循環(huán)條目存儲器字對應(yīng)于所述地址比較器指示有限反向跳轉(zhuǎn)所針對的一不同存儲器地址。
7.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中所述存儲器控制器經(jīng)配置以接收對所述存儲器中的數(shù)據(jù)的請求且在接收到對順序地位于所述存儲器中的所述數(shù)據(jù)之后的額外數(shù)據(jù)的特定請求之前讀取所述數(shù)據(jù)及所述額外數(shù)據(jù)兩者，且將所述額外數(shù)據(jù)存儲于預(yù)取高速緩沖存儲器中。
8.根據(jù)權(quán)利要求1所述的系統(tǒng)，其中所述存儲器為非易失性存儲器。
9.根據(jù)權(quán)利要求1所述的系統(tǒng)，其進(jìn)一步包含耦合到所述存儲器控制及所述處理器的系統(tǒng)數(shù)據(jù)總線及耦合到所述存儲器控制器及所述存儲器的存儲器數(shù)據(jù)總線，其中所述存儲器數(shù)據(jù)總線比所述系統(tǒng)數(shù)據(jù)總線寬。
10.根據(jù)權(quán)利要求1所述的系統(tǒng)，其進(jìn)一步包含所述處理器及所述存儲器。
11.一種由存儲器控制器執(zhí)行的方法，所述方法包含從處理器接收存儲器中的存儲器字的先前讀取請求地址及當(dāng)前讀取請求地址；確定所述先前讀取請求地址與所述當(dāng)前讀取請求地址之間的差；確定所述差為正且小于某一地址差；及將所述當(dāng)前讀取請求地址的來自所述存儲器的當(dāng)前存儲器字存儲于循環(huán)條目高速緩沖存儲器中。
12.根據(jù)權(quán)利要求11所述的方法，其進(jìn)一步包含從所述處理器接收新讀取請求地址；確定所述新讀取請求地址匹配所述當(dāng)前讀取請求地址；及從所述循環(huán)條目高速緩沖存儲器讀取所述當(dāng)前存儲器字且將所述當(dāng)前存儲器字返回到所述處理器。
13.根據(jù)權(quán)利要求11所述的方法，其進(jìn)一步包含從所述處理器接收指示所述當(dāng)前讀取請求地址對應(yīng)于數(shù)據(jù)讀取還是指令讀取的讀取類型指示符；及如果所述讀取類型指示符指示指令讀取，那么將所述當(dāng)前存儲器字存儲于所述循環(huán)條目高速緩沖存儲器中，且如果所述讀取類型指示符指示數(shù)據(jù)讀取，那么不將所述當(dāng)前存儲器字存儲于所述循環(huán)條目高速緩沖存儲器中。
14.根據(jù)權(quán)利要求11所述的方法，其進(jìn)一步包含存儲順序地跟在所述當(dāng)前讀取請求地址之后的下一存儲器地址的下一存儲器字。
15.根據(jù)權(quán)利要求11所述的方法，其進(jìn)一步包含確定所述當(dāng)前存儲器字內(nèi)的目標(biāo)指令是否在所述當(dāng)前存儲器字內(nèi)的某一位置之后，且如果所述目標(biāo)指令在所述某一位置之后，那么將順序地跟在所述當(dāng)前請求地址之后的下一存儲器地址的下一存儲器字存儲于所述循環(huán)條目高速緩沖存儲器中，且如果所述目標(biāo)指令不在所述某一位置之后，那么不將所述下一存儲器字存儲于所述循環(huán)條目高速緩沖存儲器中。
16.根據(jù)權(quán)利要求11所述的方法，其進(jìn)一步包含存儲多個(gè)循環(huán)條目存儲器字，每一循環(huán)條目存儲器字對應(yīng)于一不同存儲器地址。
17.根據(jù)權(quán)利要求11所述的方法，其進(jìn)一步包含從所述處理器接收對所述存儲器中的數(shù)據(jù)的請求；在接收到對順序地位于所述存儲器中的所述數(shù)據(jù)之后的額外數(shù)據(jù)的特定請求之前讀取所述數(shù)據(jù)及所述額外數(shù)據(jù)兩者；及將所述額外數(shù)據(jù)存儲于預(yù)取高速緩沖存儲器中。
18.根據(jù)權(quán)利要求17所述的方法，其進(jìn)一步包含接收對所述額外數(shù)據(jù)的另一請求且在不存取所述存儲器的情況下從所述預(yù)取高速緩沖存儲器返回所述額外數(shù)據(jù)。
19.根據(jù)權(quán)利要求11所述的方法，其中所述存儲器為非易失性存儲器。
20.根據(jù)權(quán)利要求11所述的方法，其中接收所述當(dāng)前讀取請求地址包含從耦合到所述處理器及所述存儲器控制器的系統(tǒng)總線接收所述當(dāng)前讀取請求地址，且其中存儲來自所述存儲器的所述當(dāng)前存儲器字包含在耦合到所述存儲器及所述存儲器控制器的存儲器總線上存取所述存儲器，且其中所述存儲器數(shù)據(jù)總線比所述系統(tǒng)數(shù)據(jù)總線寬。
全文摘要
本發(fā)明涉及與處理器無關(guān)的循環(huán)條目高速緩沖存儲器。本發(fā)明提供一種存儲器控制器，其經(jīng)配置以從處理器接收讀取請求且從存儲器返回存儲器字。所述存儲器控制器包含地址比較器及循環(huán)條目高速緩沖存儲器。所述地址比較器經(jīng)配置以確定先前讀取請求地址與當(dāng)前讀取請求地址之間的差。所述地址比較器還經(jīng)配置以確定所述差是否為正且小于某一地址差，且如果如此的話，那么指示有限反向跳轉(zhuǎn)。所述循環(huán)條目高速緩沖存儲器經(jīng)配置以在所述地址比較器指示有限反向跳轉(zhuǎn)時(shí)存儲所述當(dāng)前讀取請求地址的當(dāng)前存儲器字。
文檔編號G06F12/08GK102436422SQ201110259298
公開日2012年5月2日 申請日期2011年8月31日 優(yōu)先權(quán)日2010年9月2日
發(fā)明者弗蘭克·盧納迪爾, 弗雷德里克·舒馬赫 申請人:愛特梅爾盧梭公司