專利名稱：基于長短掃描鏈與jtag接口的片上調(diào)試電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種基于長短掃描鏈與JTAG(Joint Test Action Group,聯(lián)合測試行動小組)接口的片上調(diào)試電路，具體的說是一種涉及微處理器核調(diào)試技術(shù)的領(lǐng)域。
背景技術(shù)：
隨著集成電路制造工藝的飛速發(fā)展，微處理器核的發(fā)展也日新月異。當(dāng)今世界微處理器核的總體發(fā)展趨勢是功能越來越強大，工作頻率越來越高。特別是進入21世紀(jì)， 在一個娃片上實現(xiàn)一個更為復(fù)雜的系統(tǒng)的時代已來臨，這就是System on Chip (SoC),而嵌入式微處理器核是系統(tǒng)芯片的核心。嵌入式系統(tǒng)正以前所未有的速度廣泛應(yīng)用于各種領(lǐng)域，如工業(yè)控制，信息家電，汽車電子，無線通信領(lǐng)域等。但是嵌入式系統(tǒng)的日益復(fù)雜化以及開發(fā)周期越來越短，開發(fā)和調(diào)試手段也發(fā)生了很大的改變。傳統(tǒng)的基于示波器、邏輯分析儀等工具的硬件調(diào)試方法已不能滿足調(diào)試的需求；對于較為復(fù)雜的設(shè)備，如處理器，為了觀察到它的內(nèi)部狀態(tài)，可以用帶有特殊調(diào)試和仿真功能的版本來代替實際的產(chǎn)品，從而觀察其內(nèi)部信號，提供了內(nèi)部狀態(tài)的可視性，但對于高度集成化的系統(tǒng)芯片，這種辦法亦不能滿足功能正確性調(diào)試和故障定位等要求。另一方面，正是由于芯片的集成度的提高，在芯片內(nèi)部增加專門用于調(diào)試的模塊是完全可行的。對嵌入式微處理器核系統(tǒng)的調(diào)試，基于JTAG的片上調(diào)試技術(shù)是運用得最廣泛的一種。所述的片上調(diào)試指的是在處理器內(nèi)部嵌入額外的調(diào)試控制模塊，在特定觸發(fā)條件下使處理器進入調(diào)試狀態(tài)。在該狀態(tài)下，被調(diào)試程序停止運行，主機的調(diào)試器可以通過處理器提供的專用的調(diào)試通信接口訪問系統(tǒng)的各種資源，進行調(diào)試操作。另外，JTAG是一種國際標(biāo)準(zhǔn)測試協(xié)議(IEEE 1149. I兼容)，主要用于芯片內(nèi)部測試，現(xiàn)在已擴展成為了調(diào)試接口。標(biāo)準(zhǔn)的JTAG接口是5根線TCK、TMS、TDI、TDO、TRST，分別為測試時鐘、模式選擇、測試數(shù)據(jù)輸入、測試數(shù)據(jù)輸出和復(fù)位信號線。如公告號為CN101162438，授權(quán)
公開日2009年5月13日的中國發(fā)明專利說明書公開的一種名為“一種嵌入式處理器的調(diào)試技術(shù)”中的在線仿真模塊。采用JTAG技術(shù)提高傳輸速率，通過觸發(fā)處理器進入中斷，實現(xiàn)對程序的單步和斷點的控制。現(xiàn)今包括ARM、飛思卡爾、IBM和國內(nèi)的龍芯處理器都開發(fā)了基于JTAG的調(diào)試接口。對于基于長短掃描鏈與JTAG接口的片上調(diào)試電路，本發(fā)明的特點是使用長短兩條掃描鏈與邏輯電路，實現(xiàn)靈活多樣的調(diào)試功能，且無需串行接口等目標(biāo)資源或特殊硬件， 邊界掃描引腳可復(fù)用，不用增加引腳數(shù)量。與現(xiàn)有的片上調(diào)試電路相比本發(fā)明電路結(jié)構(gòu)清晰且簡單，成本低廉，與嵌入式MIPS系統(tǒng)兼容。

發(fā)明內(nèi)容
本發(fā)明的目的在于針對已有技術(shù)存在的缺陷，提供一種基于長短掃描鏈與JTAG 接口的片上調(diào)試電路，為微處理器核提供一種簡單易行，高效的調(diào)試功能。解決調(diào)試傳輸速率慢，通信效率低的問題，并且模塊化的調(diào)試電路易于IP重用。為了解決上述技術(shù)問題,本發(fā)明米用如下技術(shù)方案一種基于長短掃描鏈與JTAG接口的片上調(diào)試電路，包括調(diào)試接口模塊、調(diào)試異?？刂颇K、調(diào)試暫存模塊和長短掃描鏈模塊。其特征在于所述的調(diào)試接口模塊與調(diào)試主機相連，接收運行在主機上的調(diào)試軟件發(fā)出的調(diào)試命令和數(shù)據(jù)，并對接收到的命令進行譯碼；然后通過長短掃描鏈模塊將數(shù)據(jù)傳送給調(diào)試異常控制模塊或微處理器核；微處理器核與調(diào)試異?？刂颇K相連。調(diào)試異?？刂颇K輸出中斷信號控制微處理器核進入調(diào)試模式，實現(xiàn)單步調(diào)試和軟件中斷或硬件中斷的功能。微處理器核響應(yīng)中斷，執(zhí)行異常處理程序，在調(diào)試結(jié)束后，調(diào)試暫存模塊恢復(fù)原執(zhí)行程序。所述的調(diào)試接口模塊包括指令寄存器、指令譯碼器、數(shù)據(jù)寄存器組、TAP控制器，多路選擇器I和多路選擇器2，調(diào)試接口模塊通過TDI, TDO, TMS, TRST, TCK五根線與調(diào)試主機相連，調(diào)試接口模塊的另一端與長短掃描鏈模塊相連；所述的數(shù)據(jù)寄存器組包括旁路寄存器、微處理器號寄存器、掃描鏈選擇寄存器、長掃描鏈寄存器和短掃描鏈寄存器，這些數(shù)據(jù)寄存器連接TDI線，另一端連接到多路選擇器I ;所述的指令寄存器分別與指令譯碼器，多路選擇器2相連和TDI線相連，指令譯碼器連接著多路選擇器1，多路選擇器2分別與多路選擇器I和指令寄存器相連，多路選擇器2的另一端與TDO線相連；TAP控制器分別與 TCK線、TMS線、TRST線、指令寄存器、指令譯碼器和多路選擇器2相連。所述的掃描鏈有兩條，長掃描鏈和短掃描鏈分別于微處理器核和調(diào)試異?？刂颇K相連。所述的調(diào)試異?？刂颇K包括兩個比較器——數(shù)據(jù)比較器和地址比較器、多路選擇器3、多路選擇器4和一個地址譯碼器，調(diào)試異?？刂颇K分別連接微處理器核與短掃描鏈模塊，多路選擇器4連接著微處理器核的數(shù)據(jù)信號線和地址信號線，另一端連接到數(shù)據(jù)比較器；多路選擇器3 —端連接著微處理器核的數(shù)據(jù)地址線和指令地址線，另一端連接到地址比較器；所述的數(shù)據(jù)比較器連接著多路選擇器4的輸出和調(diào)試數(shù)據(jù)寄存器；地址比較器連接著多路選擇器3的輸出和調(diào)試地址寄存器，用于產(chǎn)生微處理器中斷信號，該信號連接微處理器核。所述的地址譯碼器一端，連接短掃描鏈模塊，另一端與調(diào)試異常寄存器組相連。所述的調(diào)試異常寄存器組包括系統(tǒng)狀態(tài)控制寄存器、調(diào)試狀態(tài)寄存器、調(diào)試控制寄存器、調(diào)試數(shù)據(jù)寄存器和調(diào)試地址寄存器；其中調(diào)試控制寄存器連接多選擇器3和多選擇器 4。調(diào)試數(shù)據(jù)寄存器和調(diào)試地址寄存器分別連接數(shù)據(jù)比較器和地址比較器。所述的調(diào)試暫存模塊包括3個32位寄存器，其都與微處理器核相連，用于退出調(diào)試，恢復(fù)微處理器正常運行狀態(tài)，DPC寄存器用于保存處理微處理器內(nèi)核的程序計數(shù)器的信息；DEXC寄存器用于存放控制調(diào)試異常功能的信息；DDATE寄存器用于保存微處理器核中通用寄存器的值。所述長短掃描鏈模塊包括一個長掃描鏈模塊和一個短掃描鏈模塊，所述長掃描鏈模塊為68位移位寄存器，一端連接調(diào)試異?？刂颇K，另一端連接微處理器核，其中低64 位為數(shù)據(jù)字段和指令字段，高4位為控制字段；所述短掃描鏈模塊是一個37位的移位寄存器兩端分別與調(diào)試接口模塊和調(diào)試異?？刂颇K連接，低32位為數(shù)據(jù)字段，高5位為地址字段。本發(fā)明與現(xiàn)有技術(shù)相比較，具有如下顯而易見的突出實質(zhì)性特點和顯著優(yōu)點
(I)本發(fā)明調(diào)試電路定義了長、短兩條掃描鏈。通過短鏈進行調(diào)試設(shè)置，長鏈與微處理
器核內(nèi)核交互，監(jiān)測內(nèi)運行狀態(tài)。將長鏈結(jié)構(gòu)和短鏈結(jié)合，可以獲得較高的調(diào)試效率。
(2)本發(fā)明調(diào)試電路通過標(biāo)準(zhǔn)的JTAG接口和調(diào)試主機進行通信，調(diào)試主機可以有效的觀察目標(biāo)系統(tǒng)運行狀態(tài)和待調(diào)試程序的執(zhí)行過程；在調(diào)試過程中，主機上的調(diào)試器可有效控制微處理器核的運行狀態(tài)。(3)本發(fā)明調(diào)試電路不會改變被調(diào)試程序的執(zhí)行行為，不會對被調(diào)試程序運行結(jié)果產(chǎn)生影響。因此，本調(diào)試電路對微處理器核的干擾性低。
(4)本發(fā)明調(diào)試電路的調(diào)試接口是完全兼容IEEE1149. I標(biāo)準(zhǔn)中的基本定義，而且調(diào)試電路模塊化，因此，調(diào)試電路和調(diào)試軟件都可以得到很好的重用性，縮短調(diào)試方案的開發(fā)周期。
(5)本發(fā)明調(diào)試電路既可以支持硬件系統(tǒng)的調(diào)試，也支持軟件系統(tǒng)的調(diào)試。


圖I是調(diào)試系統(tǒng)框圖。
圖2是調(diào)試接口模塊圖。
圖3是長短掃描鏈模塊圖。
圖4是調(diào)試異?？刂颇K圖。
圖5是調(diào)試暫存模塊圖。
圖6是調(diào)試程序流程圖。
圖7是JTAG指令表。
具體實施方式
結(jié)合附圖，本發(fā)明的優(yōu)選實施例子說明如下
實施例一
參見圖I，本基于長短掃描鏈與JTAG接口的片上調(diào)試電路，其特征在于所述的調(diào)試接口模塊(I)包括調(diào)試接口模塊(I)、調(diào)試異?？刂颇K(2)、調(diào)試暫存模塊(3)和長短掃描鏈模塊(4)，其特征在調(diào)試主機(5 )連接調(diào)試接口模塊(I )，調(diào)試接口模塊(I)的另一端連接長短掃描鏈模塊(4)，長短掃描鏈模塊(4)分別連接微處理器核(6)和調(diào)試異?？刂颇K (2)，調(diào)試異?？刂颇K(2)接收長短掃描鏈模塊(4)發(fā)送而來的數(shù)據(jù)，設(shè)置數(shù)據(jù)斷點和指令斷點，觸發(fā)調(diào)試異常，然后將中斷信號發(fā)送給微處理器，進行調(diào)試；調(diào)試暫存模塊(3)與微處理器核(6)相連，用于保存當(dāng)前的微處理器運行狀態(tài)。本發(fā)明給微處理器核增加了調(diào)試模式，在調(diào)試模式下，調(diào)試主機上運行的調(diào)試器對微處理器核擁有完全的控制權(quán)，可以向微處理器核發(fā)送調(diào)試指令，觀察微處理器核中寄存器、存儲器的值，了解微處理器核的運行狀態(tài)。 實施例二
本實施例與實施例一基本相同，特別之處如下
調(diào)試接口模塊(I)是微處理器核(6)與調(diào)試主機(5)實現(xiàn)數(shù)據(jù)交換的通道。如圖2所示，調(diào)試接口模塊(I)包括指令寄存器(7)、指令譯碼器(8)、數(shù)據(jù)寄存器組(9)、TAP控制器
(10)，多路選擇器I (11)和多路選擇器2 (12)，調(diào)試接口模塊(I)通過TDI, TDO, TMS, TRST, TCK五根線與調(diào)試主機(5)相連，調(diào)試接口模塊(I)的另一端與長短掃描鏈模塊(4) 相連；所述的數(shù)據(jù)寄存器組(9)包括旁路寄存器(Γ)、微處理器號寄存器(2’)、掃描鏈選擇寄存器(3’)、長掃描鏈寄存器(4’)和短掃描鏈寄存器(5’)，這些數(shù)據(jù)寄存器連接TDI線，另一端連接到多路選擇器I (11);所述的指令寄存器(7)分別與指令譯碼器(8)，多路選擇器
2(12)相連和TDI線相連，指令譯碼器(8)連接著多路選擇器I (11)，多路選擇器2 (12) 分別與多路選擇器I (11)和指令寄存器(8)相連，多路選擇器2 (12)的另一端與TDO線相連；TAP控制器(10)分別與TCK線、TMS線、TRST線、指令寄存器(7)、指令譯碼器(8)和多路選擇器2 (12)相連。軟件調(diào)試器發(fā)送JTAG協(xié)議的控制命令，從調(diào)試主機(5)傳送到調(diào)試接口模塊(I)。TAP控制器(10 )定義了一個16個狀態(tài)的狀態(tài)機，包括測試邏輯復(fù)位、空閑、 數(shù)據(jù)掃描、數(shù)據(jù)捕獲、數(shù)據(jù)移位、退出數(shù)據(jù)掃描、暫停數(shù)據(jù)掃描、更新數(shù)據(jù)掃描、指令掃描、指令捕獲、指令移位、退出指令掃描、暫停指令掃描、更新指令掃描。TCK線，TMS線和TRST線作為TAP控制器(10)的輸入，調(diào)試軟件通過這三根線控制狀態(tài)機的遷移，并在所述的指令寄存器中讀取相應(yīng)的指令，執(zhí)行JTAG指令，JTAG指令如圖7所示。通過TDI，TDO兩根信號線和調(diào)試主機實現(xiàn)數(shù)據(jù)交互。如圖3所示，所述的長短掃描鏈模塊一個長掃描鏈模塊(27)和一個短掃描鏈模塊
(28)，所述長掃描鏈模塊(27)為68位移位寄存器，一端連接調(diào)試異?？刂颇K(2)，另一端連接微處理器核(6)，其中低64位為數(shù)據(jù)字段和指令字段，高4位為控制字段；所述短掃描鏈模塊(28)是一個37位的移位寄存器兩端分別與調(diào)試接口模塊(I)和調(diào)試異?？刂颇K (2)連接，低32位為數(shù)據(jù)字段，高5位為地址字段。長掃描鏈(27)連接調(diào)試接口模塊(I)， 接收調(diào)試接口模塊(I)發(fā)送的數(shù)據(jù)，位移后發(fā)送給微處理器核(6 )，通過長掃描鏈(27 )可以很快的插入指令或數(shù)據(jù)到微處理器核(6 )內(nèi)部。短掃描鏈模塊(28 )用于和所述的調(diào)試異常控制模塊(2)實現(xiàn)數(shù)據(jù)交互。所述的調(diào)試異?？刂颇K(2)用于實現(xiàn)數(shù)據(jù)斷點和指令斷點的設(shè)置、清除，并能設(shè)置單步執(zhí)行和退出調(diào)試模式。如圖4所示，調(diào)試異?？刂颇K(2)包括兩個比較器——數(shù)據(jù)比較器(13)和地址比較器(14)、多路選擇器3 (15)、多路選擇器4 (16)和一個地址譯碼器(17)，調(diào)試異?？刂颇K(2)分別連接微處理器核與短掃描鏈模塊(4)，多路選擇器4連接著微處理器核的數(shù)據(jù)信號線和地址信號線，另一端連接到數(shù)據(jù)比較器(13);多路選擇器
3(15) —端連接著微處理器核(6)的數(shù)據(jù)地址線和指令地址線，另一端連接到地址比較器
(14);所述的數(shù)據(jù)比較器(13)連接著多路選擇器4 (16)的輸出和調(diào)試數(shù)據(jù)寄存器(19);地址比較器(14)連接著多路選擇器3 (13)的輸出和調(diào)試地址寄存器(18)，用于產(chǎn)生微處理器中斷信號，該信號連接微處理器核(6)。所述的地址譯碼器(17)—端，連接短掃描鏈模塊 (2)，另一端與調(diào)試異常寄存器組(23)相連。所述的調(diào)試異常寄存器組(23)包括系統(tǒng)狀態(tài)控制寄存器(22)、調(diào)試狀態(tài)寄存器(21)、調(diào)試控制寄存器(20)、調(diào)試數(shù)據(jù)寄存器(19)和調(diào)試地址寄存器(18);其中調(diào)試控制寄存器(20)連接多選擇器3 (15)和多選擇器4 (16)。調(diào)試數(shù)據(jù)寄存器(19)和調(diào)試地址寄存器(18)分別連接數(shù)據(jù)比較器(13)和地址比較器(14)。 調(diào)試異常控制模塊(2)接收短掃描鏈(28)發(fā)送來的數(shù)據(jù)，由地址譯碼器選擇目標(biāo)寄存器， 再將短掃描鏈的低32位數(shù)據(jù)寫入相應(yīng)的目標(biāo)寄存器。調(diào)試控制寄存器(20)控制兩個多路選擇器，指示數(shù)據(jù)比較器(13)和地址比較器(14)進行數(shù)據(jù)斷點比較或指令斷點比較。當(dāng)調(diào)試異?？刂颇K(2)進行指令斷點比較時，將預(yù)定寫入調(diào)試數(shù)據(jù)寄存器(19)和調(diào)試地址寄存器(18)的值分別于微處理器核(6)當(dāng)前的程序計數(shù)器值和指令值分別作比較，如果兩者都相等則給出一個匹配信號，指示微處理器核(6)進入調(diào)試模式。當(dāng)調(diào)試異常控制模塊
(2)進行數(shù)據(jù)斷點比較時，同樣將預(yù)定寫入調(diào)試數(shù)據(jù)寄存器(19)和調(diào)試地址寄存器(18)的值分別于微處理器核(6)當(dāng)前數(shù)據(jù)值和數(shù)據(jù)地址值作比較，若地址和數(shù)據(jù)同時都匹配，調(diào)試中斷信號會被置為高電平，微處理器核(6 )進入調(diào)試狀態(tài)。調(diào)試使能信號用于實現(xiàn)微處理器核(6)在調(diào)試模式和正常工作模式的相互切換。 當(dāng)微處理器核(6)需要從調(diào)試模式重新恢復(fù)到工作模式時，將調(diào)試使能信號設(shè)置為低電平， 則微處理器核(6)會退出調(diào)試模式。如圖5所示，所述的調(diào)試暫存模塊(3)中DPC寄存器 (24 )和DDATE寄存器(25 )，連接微處理器核(6 )，將中斷時保存的PC值和通用寄存器中的數(shù)據(jù)值恢復(fù)。DEXC寄存器(26)也連接微處理器核(6)，存放控制調(diào)試異常功能的信息。使原本中斷的程序繼續(xù)執(zhí)行。參見圖5，所述調(diào)試暫存模塊(3)包括3個32位寄存器(24、25、26)，其都與微處理器核(6)相連，用于退出調(diào)試，恢復(fù)微處理器正常運行狀態(tài)，DPC寄存器(24):用于保存處理微處理器內(nèi)核的程序計數(shù)器的信息；DDATE寄存器(25):用于保存微處理器核中通用寄存器的值；DEXC寄存器(26):用于存放控制調(diào)試異常功能的信息。調(diào)試的整個流程如圖6所示。目標(biāo)系統(tǒng)上電，執(zhí)行待調(diào)試程序，是否有調(diào)試異常觸發(fā)設(shè)置，如果否，觸發(fā)調(diào)試中斷，如果是，則進入調(diào)試異常處理，微處理器核切換成調(diào)試模式，等待調(diào)試主機的調(diào)試命令，如果是則繼續(xù)等待調(diào)試命令，如果否，則執(zhí)行現(xiàn)場還原程序， 退出調(diào)試模式，繼續(xù)執(zhí)行原來的程序。
權(quán)利要求
1.一種基于長短掃描鏈與JTAG接口的片上調(diào)試電路，包括調(diào)試接口模塊(I)、調(diào)試異常控制模塊(2)、調(diào)試暫存模塊(3)和長短掃描鏈模塊(4)，其特征在調(diào)試主機(5)連接調(diào)試接口模塊(I)，調(diào)試接口模塊(I)的另一端連接長短掃描鏈模塊(4 )，長短掃描鏈模塊(4 )分別連接微處理器核(6)和調(diào)試異?？刂颇K(2)，調(diào)試異?？刂颇K(2)接收長短掃描鏈模塊(4)發(fā)送而來的數(shù)據(jù)，設(shè)置數(shù)據(jù)斷點和指令斷點，觸發(fā)調(diào)試異常，然后將中斷信號發(fā)送給微處理器，進行調(diào)試；調(diào)試暫存模塊(3)與微處理器核(6)相連，用于保存當(dāng)前的微處理器運行狀態(tài)。
2.根據(jù)權(quán)利要求I所述的基于長短掃描鏈與JTAG接口的片上調(diào)試電路，其特征在于所述的調(diào)試接口模塊(I)包括指令寄存器(7)、指令譯碼器(8)、數(shù)據(jù)寄存器組(9)、TAP控制器(10)，多路選擇器I (11)和多路選擇器2 (12)，調(diào)試接口模塊(I)通過TDI，TDO, TMS, TRST, TCK五根線與調(diào)試主機(5)相連，調(diào)試接口模塊(I)的另一端與長短掃描鏈模塊(4) 相連；所述的數(shù)據(jù)寄存器組(9)包括旁路寄存器(Γ)、微處理器號寄存器(2’)、掃描鏈選擇寄存器(3 ’)、長掃描鏈寄存器(4’)和短掃描鏈寄存器(5 ’)，這些數(shù)據(jù)寄存器連接TDI線，另一端連接到多路選擇器I (11);所述的指令寄存器(7)分別與指令譯碼器(8)，多路選擇器2(12)相連和TDI線相連，指令譯碼器(8)連接著多路選擇器I (11)，多路選擇器2 (12) 分別與多路選擇器I (11)和指令寄存器(8)相連，多路選擇器2 (12)的另一端與TDO線相連；TAP控制器(10)分別與TCK線、TMS線、TRST線、指令寄存器(7)、指令譯碼器(8)和多路選擇器2 (12)相連。
3.根據(jù)權(quán)利要求I所述的基于長短掃描鏈與JTAG接口的片上調(diào)試電路，其特征在于所述的調(diào)試異?？刂颇K(2 )包括兩個比較器——數(shù)據(jù)比較器(13 )和地址比較器(14 )、多路選擇器3 (15)、多路選擇器4 (16)和一個地址譯碼器(17)，調(diào)試異?？刂颇K(2)分別連接微處理器核與短掃描鏈模塊(4)，多路選擇器4連接著微處理器核的數(shù)據(jù)信號線和地址信號線，另一端連接到數(shù)據(jù)比較器(13);多路選擇器3 (15) —端連接著微處理器核(6) 的數(shù)據(jù)地址線和指令地址線，另一端連接到地址比較器(14);所述的數(shù)據(jù)比較器(13)連接著多路選擇器4 (16)的輸出和調(diào)試數(shù)據(jù)寄存器(19);地址比較器(14)連接著多路選擇器3(13)的輸出和調(diào)試地址寄存器(18)，用于產(chǎn)生微處理器中斷信號，該信號連接微處理器核(6);所述的地址譯碼器(17)—端，連接短掃描鏈模塊(2)，另一端與調(diào)試異常寄存器組 (23)相連；所述的調(diào)試異常寄存器組(23)包括系統(tǒng)狀態(tài)控制寄存器(22)、調(diào)試狀態(tài)寄存器(21)、調(diào)試控制寄存器(20)、調(diào)試數(shù)據(jù)寄存器(19)和調(diào)試地址寄存器(18);其中調(diào)試控制寄存器(20)連接多選擇器3 (15)和多選擇器4 (16);調(diào)試數(shù)據(jù)寄存器(19)和調(diào)試地址寄存器(18)分別連接數(shù)據(jù)比較器(13)和地址比較器(14)。
4.根據(jù)權(quán)利要求I所述的基于長短掃描鏈與JTAG接口的片上調(diào)試電路，其特征在于所述的調(diào)試暫存模塊(3)包括3個32位寄存器(24、25、26)，其都與微處理器核(6)相連，用于退出調(diào)試，恢復(fù)微處理器正常運行狀態(tài)，DPC寄存器(24):用于保存處理微處理器內(nèi)核的程序計數(shù)器的信息；DDATE寄存器(25):用于保存微處理器核中通用寄存器的值；DEXC寄存器(26):用于存放控制調(diào)試異常功能的信息。
5.根據(jù)權(quán)利要求I所述的基于長短掃描鏈與JTAG接口的片上調(diào)試電路，其特征在于所述的長短掃描鏈模塊(4)包括一個長掃描鏈模塊(27)和一個短掃描鏈模塊(28)，所述長掃描鏈模塊(27)為68位移位寄存器，一端連接調(diào)試異?？刂颇K(2)，另一端連接微處理器核(6)，其中低64位為數(shù)據(jù)字段和指令字段，高4位為控制字段；所述短掃描鏈模塊(28) 是一個37位的移位寄存器兩端分別與調(diào)試接口模塊(I)和調(diào)試異?？刂颇K(2)連接，低 32位為數(shù)據(jù)字段，高5位為地址字段。
全文摘要
本發(fā)明涉及一種基于長短掃描鏈與JTAG接口的片上調(diào)試電路。其目的是對微處理器內(nèi)核提供一種功能強大的，且靈活多樣的調(diào)試功能。所述的片上調(diào)試電路包括調(diào)試接口模塊、調(diào)試異?？刂颇K、調(diào)試暫存模塊和長短掃描鏈模塊。片上調(diào)試電路將調(diào)試主機上發(fā)出的調(diào)試命令和數(shù)據(jù)，通過JTAG接口傳輸給調(diào)試接口模塊，然后由測試訪問控制器進行命令譯碼，再通過長短兩條掃描鏈模塊傳輸給微處理器核和調(diào)試異常控制模塊，由所述的調(diào)試異?？刂颇K完成調(diào)試異常功能設(shè)置；所述的調(diào)試功能包括對程序設(shè)置斷點，單步控制；讀取和修改微處理器核的通用寄存器，控制程序在處理器上的運行，處理各類異常。調(diào)試暫存模塊則是在調(diào)試功能觸發(fā)時，保存微處理器核的運行狀態(tài)，用當(dāng)微處理器核退出調(diào)試時，恢復(fù)原來的運行狀態(tài)。
文檔編號G06F11/267GK102591760SQ201110263179
公開日2012年7月18日 申請日期2011年9月7日 優(yōu)先權(quán)日2011年9月7日
發(fā)明者匡旭暉, 徐美華, 畢卓 申請人:上海大學(xué)