專利名稱：一種ddr2 sdram控制器的制作方法
技術領域：
本發(fā)明提供了一種DDR2SDRAM的控制接口，屬于DDR2SDRAM的接口算法技術領域。
背景技術：
DDR2SDRAM作為新一代存儲器，有著價格低廉，容量大，且速度快等優(yōu)點，但是也有本身的局限性。DDR2SDRAM的讀寫操作十分復雜，參數(shù)非常多，這些參數(shù)在操作的過程中都必須滿足，才能保證SDRAM的穩(wěn)定工作。DDR2SDRAM是目前內(nèi)存市場上的主流內(nèi)存，除了通用計算機系統(tǒng)外，大量的嵌入式系統(tǒng)也紛紛采用DDR2內(nèi)存，越來越多的SoC系統(tǒng)芯片中會集成有DDR2接口模塊，但目前還沒有一款能夠匹配多種DDR2SDRAM的內(nèi)存控制器。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種能夠匹配多種DDR2SDRAM的內(nèi)存控制器。本發(fā)明的目的是通過以下技術方案實現(xiàn)的一種DDR2SDRAM控制器，包括控制模塊，用于向初始化模塊和配置模塊提供相應的控制信號，接收控制信號的反饋，并向執(zhí)行模塊發(fā)送順序指令，確定操作狀態(tài)的轉(zhuǎn)換，為系統(tǒng)提供狀態(tài)指示信號；初始化模塊，用于根據(jù)控制模塊的控制信號對所述DDR2SDRAM控制器及 DDR2SDRAM進行初始化及寄存器的設置；配置模塊，用于根據(jù)控制模塊的控制信號配置、控制和指示所述DDR2SDRAM控制器及DDR2SDRAM的狀態(tài)；數(shù)據(jù)通道模塊，用于對讀寫數(shù)據(jù)進行調(diào)制解調(diào)，以及為DDR2SDRAM與主機端口提供數(shù)據(jù)；執(zhí)行模塊，用于接收控制模塊發(fā)出的順序指令，并將所述順序指令中攜帶的地址解碼為段地址、行地址和列地址，以及根據(jù)指令信號判斷當前操作的類型，并選擇相應的通道進行訪問。本發(fā)明的DDR2SDRAM控制器提供了一個簡單的DDR2SDRAM訪問接口，隱藏了復雜的時序操作，能夠匹配多種DDR2SDRAM的內(nèi)存控制器，為無系統(tǒng)的電路及嵌入式方向的設計提供了一個可靠的平臺。


圖1是本發(fā)明具體實施方式
提供的DDR2SDRAM控制器的結(jié)構(gòu)示意圖。
具體實施例方式本發(fā)明具體實施方式
提供了一種DDR2SDRAM控制器，如圖1所示，包括控制模塊1，用于向初始化模塊2和配置模塊3提供相應的控制信號，接收控制信號的反饋，并向執(zhí)行模塊5發(fā)送順序指令，確定操作狀態(tài)的轉(zhuǎn)換，為系統(tǒng)提供狀態(tài)指示信號；初始化模塊2，用于根據(jù)控制模塊1的控制信號對所述DDR2SDRAM控制器及 DDR2SDRAM進行初始化及寄存器的設置；配置模塊3，用于根據(jù)控制模塊1的控制信號配置、控制和指示所述DDR2SDRAM控制器及DDR2SDRAM的狀態(tài)；數(shù)據(jù)通道模塊4，用于對讀寫數(shù)據(jù)進行調(diào)制解調(diào)，以及為DDR2SDRAM與主機端口提供數(shù)據(jù)；執(zhí)行模塊5，用于接收控制模塊1發(fā)出的順序指令，并將所述順序指令中攜帶的地址解碼為段地址、行地址和列地址，以及根據(jù)指令信號判斷當前操作的類型，并選擇相應的通道進行訪問。具體的，DDR2SDRAM控制器的主要功能是完成對DDR2存儲芯片的初始化，將DDR2 復雜的讀寫時序轉(zhuǎn)化為用戶簡單的讀寫時序，使用戶像操作普通RAM —樣控制DDR2。同時， DDR2SDRAM控制器還要產(chǎn)生周期性的刷新指令維持DDR2存儲芯片內(nèi)的數(shù)據(jù)而不需要用戶的干預。所設計的DDR2SDRAM控制器采用模塊化的設計思想，每一個功能都對應一個模塊。DDR2存儲芯片在正常工作之前必須先進行初始化，完成寄存器的配置，指令的解碼、執(zhí)行和數(shù)據(jù)的傳輸。因此，DDR2SDRAM控制器需要有支持以上操作的模塊，分別為控制模塊(ContrOl)、初始化模塊anitialization)、配置模塊(Configuration)、數(shù)據(jù)通道模塊(Data Channels)和執(zhí)行模塊(Execution)。在完成讀/寫操作指令譯碼之后，控制器就可以對DDR2存儲芯片進行讀/寫訪問。由于用戶要求的不斷提高，只有一個DDR2存儲芯片可能不能滿足用戶的要求。 于是這就要求控制器可以支持多個DDR2存儲芯片，為此本具體實施方式
提供的DDR2SDRAM 控制器設計了多主機端口，每個主機端口控制一個DDR2存儲芯片。由于采用了多主機端口的設計，DDR2SDRAM控制器就需要有一個仲裁模塊(Arbiter)在多個主機端口之間進行選擇，以確保在任意時刻最多只有一個主機端口(即最多只有一個DDR2存儲芯片)具有訪問權限。DDR2SDRAM接收的請求指令通常并不具備一定的順序，在處理這些指令操作時存在多余的時序耗費，導致總線利用率很低，這對高速的DDR2SDRAM來說是非常不利的。 而當DDR2SDRAM執(zhí)行具有一定順序的指令時，總線利用率將得以提高。因此，為了能讓 DDR2SDRAM總線獲得最優(yōu)的利用率，必須研究如何把主機端口發(fā)布的指令在執(zhí)行前進行調(diào)度和重新排序，這就需要指令調(diào)度與重排序模塊(khedule & Reorder)。DDR2SDRAM與FPGA接口信號線可以分為4組時鐘信號線CK/CK# ；數(shù)據(jù)傳輸信號線 DQ、DQS/DQS#、DM ；地址 / 命令信號線 ADDR、BA、RAS, CAS、WE ；控制信號線 CS、CKE、ODT0 差分時鐘CK/CK#為DDR2SDRAM提供工作時鐘，在CK的上升沿鎖存地址和命令控制信號； 雙向差分信號DQS/DQS#數(shù)據(jù)選通脈沖，在寫入時用來傳送DDR2SDRAM控制器發(fā)出的DQS信號，讀取時則由DDR2SDRAM產(chǎn)生DQS向控制器發(fā)。DM作為數(shù)據(jù)屏蔽信號在突發(fā)寫傳輸時對不想存入的數(shù)據(jù)進行屏蔽；RAS、CAS、TO作為命令信號線對DDR2SDRAM發(fā)出讀、寫、刷新或預充電命令；片內(nèi)終結(jié)信號線ODT控制是否需要DDR2SDRAM進行片內(nèi)終結(jié)。本具體實施方式
涉及的DDR2SDRAM控制器主要應用在FPGA芯片中。由于協(xié)議數(shù)據(jù)塊大小相對固定，所以對DDR2SDRAM控制器的研究重點放在固定流水周期的操作上。流水周期固定之后，進一步考慮如何安排激活命令和讀、寫命令的順序，以獲得較高的操作效率。本具體實施方式
使用了激活命令和讀、寫命令交叉的操作方式，并在每個流水周期的最后三個時鐘周期啟動自動預充電命令。這樣，激活命令與讀、寫命令之間的時間間隔要求就被掩蓋在對下一個BANK的激活命令之中；同時，由于在每個流水周期中啟動自動預充電命令，省去了每次操作BANK前的預充電命令操作。這兩項措施使得DDR2SDRAM控制器的操作效率大大提高。采用本實施例提供的技術方案，提供了一個簡單的DDR2SDRAM訪問接口，隱藏了復雜的時序操作，能夠匹配多種DDR2SDRAM的內(nèi)存控制器，為無系統(tǒng)的電路及嵌入式方向的設計提供了一個可靠的平臺。以上所述，僅為本發(fā)明較佳的具體實施方式
，但本發(fā)明的保護范圍并不局限于此， 任何熟悉本技術領域的技術人員在本發(fā)明揭露的技術范圍內(nèi)，可輕易想到的變化或替換， 都應涵蓋在本發(fā)明的保護范圍之內(nèi)。
權利要求
1.一種DDR2SDRAM控制器，其特征在于，包括控制模塊，用于向初始化模塊和配置模塊提供相應的控制信號，接收控制信號的反饋， 并向執(zhí)行模塊發(fā)送順序指令，確定操作狀態(tài)的轉(zhuǎn)換，為系統(tǒng)提供狀態(tài)指示信號；初始化模塊，用于根據(jù)控制模塊的控制信號對所述DDR2SDRAM控制器及DDR2SDRAM進行初始化及寄存器的設置；配置模塊，用于根據(jù)控制模塊的控制信號配置、控制和指示所述DDR2SDRAM控制器及 DDR2SDRAM 的狀態(tài)；數(shù)據(jù)通道模塊，用于對讀寫數(shù)據(jù)進行調(diào)制解調(diào)，以及為DDR2SDRAM與主機端口提供數(shù)據(jù)；執(zhí)行模塊，用于接收控制模塊發(fā)出的順序指令，并將所述順序指令中攜帶的地址解碼為段地址、行地址和列地址，以及根據(jù)指令信號判斷當前操作的類型，并選擇相應的通道進行訪問。
2.根據(jù)權利要求1所述的DDR2SDRAM控制器，其特征在于，所述控制模塊包括 仲裁子模塊，用于為所述DDR2SDRAM控制提供多個主機端口的支持；指令調(diào)度與重排序子模塊，用于計算獲得讀寫數(shù)據(jù)的順序指令，并向執(zhí)行模塊發(fā)送所述順序指令。
全文摘要
本發(fā)明提供了一種DDR2SDRAM控制器，該控制器包括控制模塊用于發(fā)送控制信號，接收控制信號的反饋，并發(fā)送順序指令，確定操作狀態(tài)的轉(zhuǎn)換，為系統(tǒng)提供狀態(tài)指示信號；初始化模塊用于對DDR2SDRAM控制器及DDR2SDRAM進行初始化及寄存器的設置；配置模塊用于配置、控制和指示DDR2SDRAM控制器及DDR2SDRAM的狀態(tài)；數(shù)據(jù)通道模塊用于對讀寫數(shù)據(jù)進行調(diào)制解調(diào)，以及為DDR2SDRAM與主機端口提供數(shù)據(jù)；執(zhí)行模塊用于接收順序指令，并將順序指令中攜帶的地址解碼為段地址、行地址和列地址，以及根據(jù)指令信號判斷當前操作的類型，并選擇相應的通道進行訪問。本發(fā)明隱藏了復雜的時序操作，能夠匹配多種DDR2SDRAM的內(nèi)存控制器。
文檔編號G06F13/16GK102339261SQ20111027657
公開日2012年2月1日 申請日期2011年9月16日 優(yōu)先權日2011年9月16日
發(fā)明者任繼梅, 趙龍 申請人:上海智翔信息科技股份有限公司